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處理器/DSP  

採用多埠記憶體的高效無線基頻處理

上網時間: 2004年05月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:3G  Multi-Port Memories  多埠記憶體  DSP  FPGA 

3G網路對訊號處理能力需求的成長要比處理技術提供所需處理器速度的能力的提升快得多。如本文闡述的,在基地台架構中採用多埠記憶體的一些技術有助於彌補這一差距,它們可改善系統總體性能、提供設計靈活性並實現產品的快速上市。

隨著無線傳輸標準從2G、2.5G向3G以及更高的規格發展,每個無線基礎設備網路子系統都承受著必需應對不斷提高的性能和頻寬要求的壓力。與此同時,子系統晶片供應商在提供所需的功能度和性能方面也面臨著技術上的侷限。為了滿足這些日益成長的需求,不得不採用非傳統型元件來重新設計系統架構。多埠記憶體(亦稱專業記憶體)便是能夠製作目前網路設備子系統的此類元件之一。

由於無線網路朝著以3G速率來傳輸多媒體業務資訊的方向轉變,因而導致基頻板卡內部的處理要求的複雜性成倍地增加。大量的DSPFPGA和ASIC被用來進行任務分配、數據的平行處理以及即時共享。採用具有較大緩衝容量的多埠記憶體可實現這種處理器之間的通訊。本文將闡明在一個採用多埠記憶體的3G基地台中,基頻處理板卡內部所使用的某些技術。

3G無線基地台

圖1示出了一個3G基地台的總體構成。它可以細劃為以下幾個組成部份:天線、放大器、濾波器、基頻處理板卡、電源、控制和時脈分配以及網路介面。我們的討論重點將是基頻處理板卡,因為這裡是運算最為密集、同時也是進行訊號處理的地方。

?基頻處理板卡圖1:3G基地台架構方框圖。

板卡的接收部份要比基頻數據流的發送部份複雜得多,基於這樣的事實,即基頻有可能接收多個用戶的訊號、同一個用戶的訊號的多個拷貝以及來自存在於行動用戶和基地台之間環境當中的眾多噪音源的干擾。分離這些為數眾多的訊號源需要佔用極大的運算資源。而在發送側,基地台僅參與將原始數據從用戶格式轉換為3G空中介面協議所採用的格式並對其進行傳送。

本文中的設計建議和技術將主要集中在基頻板卡內部的接收數據流上。發送和接收基頻處理部份可以在兩塊單獨的電路板上實現,以便於在基地台底板中進行升級和替換。

如圖1中用虛線突出的那樣,接收部份由一個晶片速率處理功能塊和一個符號率處理功能塊組成。晶片速率處理可由接收自用戶行動設備的多個訊號產生最強訊號,而符號率處理則負責將用戶數據從該訊號中解碼出來。

高效晶片速率處理:

上行鏈路(從終端用戶至基地台)上的晶片速率處理可以透過採用FPGA和DSP的組合來予以最佳化。由於輸入訊號的速率很高,而且應付多個用戶需要進行大量的平行處理,因此,FPGA主要被用來實現RAKE接收機。而DSP則更適合於實現運算密集型功能,如路徑估計、通道估計和最大比例組合(MRC)。該實現方案需要在FPGA和DSP之間進行大量的數據傳遞。

RAKE接收機

RAKE接收機用於解決多工徑訊號傳輸問題(在該場合中,來自一個終端用戶的行動設備的傳送訊號將透過包括來自建築物和其它障礙物的反射在內的多條不同的路徑進行傳播)。

‘RAKE’這一稱呼來源於接收機中所使用的多條指狀路徑,這些長度可變的指狀路徑令人聯想到了花園裡常見的耙子。RAKE接收機複製接收訊號、沿著分離的指狀路徑進行傳送並最終將每條指狀路徑的輸出相加。路徑估計過程用於運算這些不同路徑的定時,並確定RAKE接收機每條指狀路徑中的適當延遲。

來自用戶的每次調用都有可能在RAKE接收機中需要不同數量(通常在3∼6之間)的指狀路徑,用於恢復最佳訊號,而這是由通道估計功能塊來決定的。通道估計和MRC還被用於根據多工徑組合時每個訊號至每條RAKE指狀路徑中的噪音和資訊損壞估計來決定應當給予的相對加權。

FPGA將把追蹤數據(由許多大相關所組成)傳遞至DSP(以便進行指狀路徑分配和加權),而且還能夠透過DSP來傳遞實際的解擴展(despread)數據(用於符號率處理)。將在FPGA和DSP之間傳遞的追蹤數據的數量取決於基頻板卡上正處理的通道數、分類程式碼採樣率以及被輪詢的天線的數目。參考文獻1介紹了一個實例,即一個用於處理32個通道的WCDMA系統在每個無線電信框(10ms)將13Mb的追蹤數據從FPGA傳遞至DSP的情形。圖2:採用雙埠記憶體的晶片速率處理。

FPGA至DSP=400Kb(每訊框追蹤數據)×32(通道數)×100(10ms訊框)=1.3Gbps。

可以採用低延遲、高速DSP串列埠來把少量的係數更新和指狀路徑分配數據回送至晶片速率FPGA或ASIC。如果晶片速率處理系統是由一個與DSP相連的FPGA組成的,則在此二者之間的通路上設置一個多埠記憶體(如雙埠記憶體)將為追蹤數據的輕鬆傳遞和緩衝創造條件。有關研究[參考文獻2]顯示:採用在多個DSP之間分攤運算任務的方法最多能夠將演算法的執行速度提升4倍,並且有助於減少系統中的瓶頸。例如,為通道/路徑估計和多用戶檢測採用單獨的DSP。在一個諸如此類的實現方案中,兩個DSP可以在不同的時間或以不同的時脈頻率來對相同的數據進行存取。如圖2所示,雙埠記憶體是這種應用的理想選擇。

雙埠記憶體具有極高密度的緩衝容量,並能夠以非常高的吞吐量來對緩衝數據進行隨機存取。在這種場合,可由工作於兩個獨立時脈域中的兩個介面元件(一個FPGA和一個DSP)來對數據進行同時存取。每個埠所具有的雙向特性在FPGA和DSP之間實現了真正的數據共享。近期上市的產品當中包括密度高達9Mb、埠寬度達36位元的記憶體,這些產品可以透過串聯的方法來製成密度更高、埠更寬的記憶體。雙埠記憶體的吞吐量(頻寬)運算公式為:fMAX×2埠×每個埠的寬度,近期推出的產品已可提供超過14Gbps的頻寬。

雙埠記憶體可無縫連接至DSP的外記憶體介面(EMIF)。採用DSP內部的DMA引擎便於在佔用盡可能少的CPU資源情況下對雙埠中的緩衝數據進行存取。

透過採用晶片啟動功能,該連接方案實現了相同數據在一組DSP之間的輕鬆共享,因而為對分離的雙埠中的不同用戶的相同數據或緩衝數據進行多重處理創造了條件。該方案允許DSP在對先前的數據進行處理的同時實施數據緩衝(而不是在FPGA和DSP之間設立直接連接)。與採用常規的單埠SRAM或DRAM相較,該方案的長處在於沒有因FPGA將數據寫入儲存緩衝器以及DSP讀出數據的作業所引起的匯流排周轉延遲。反過來,該系統的頻寬和效率卻得到了有效的倍增。

另外,多埠記憶體實現了以不同的時脈頻率執行或工作於單獨的時脈域內的記憶體的簡易連接,而這是採用單埠記憶體時所無法做到的。以這種方式來使用的多埠元件還可提供處理器與記憶體之間的點對點連接,而單埠元件要想做到這一點則必需採用一條共享匯流排。點對點連接簡化了訊號完整性,並能夠實現比採用共享匯流排方案時更高的時脈頻率。

高效符號率處理:

符號率處理所涉及的數據率較之與晶片速率處理相關的數據率要小得多。基頻板卡中的大多數符號率處理是在僅採用DSP的情況下完成的。在符號率處理部份中執行了多項任務:

CRC編碼和解碼為接收數據增添了最後一級誤差檢驗。卷積編碼被作為一種前向糾錯技術,它透過將每個位編碼為一個三位符號的方法來改善數據傳輸的完整性。

在接收機中採用對應的解碼技術有助於數據的恢復(它們在傳輸過程有可能被噪音所損壞)。即使某些構成符號的位因傳輸而被損壞,該解碼器也能夠恢復原始數據位。符號率為原始數據速率的3倍。在3G系統中所採用的編碼/解碼技術主要有兩類:即主要用於語音通道並可後向相容2G系統的Viterbi解碼,以及數據傳輸編解碼效率較高(但運算能力要求高於Viterbi)的Turbo解碼。

交織處理包括將數據寫入一個X行、N列的矩陣的各行之中,並隨後按列讀出數據,接收機中的解交織器按列將數據寫入一個相似的矩陣,並按行讀出,以恢復原始傳輸訊號。該過程可在訊號傳輸期間對符號進行擴展,以避免傳輸環境中的短噪音尖峰導致資訊損壞。

諸如德州儀器公司的C64x系列等具有片上Turbo和Viterbi協同處理器的DSP產品的推出有助於提升符號率處理的性能。此外,多埠記憶體還可對基頻板卡這一部份中的處理最佳化提供幫助。圖3:採用一個QuadPort記憶體的符號率處理。

圖3示出了一種採用四埠記憶體(如Cypress半導體公司的QuadPort記憶體件)的實現方案。QuadPort記憶體是一種四埠開關元件,它允許由其各個完全獨立且能夠工作於不同頻域的埠來對一個整合記憶體陣列進行同時存取。在該實現方案中,QuadPort記憶體的一個埠與晶片速率FPGA相連,而其他三個埠則與三個不同的DSP相連,因而使得能夠對相同的數據進行同時存取。

來自晶片速率處理FPGA的去擴散數據先被緩衝記憶體於QuadPort記憶體中,隨後由解交織/解再使用DSP讀出,再被回寫至記憶體中,並將由一個執行Viterbi解碼任務(用於語音通道,或來自一個2G老式設備的數據)的DSP、或一個執行Turbo解碼(用於3G數據通道)的DSP進行存取。同樣,在受控於DMA機的DSP上採用EMIF介面將允許CPU在數據被從外部多埠記憶體傳輸至內部記憶體高速緩衝記憶體(以便進行處理)的同時繼續執行運算作業。可以對QuadPort記憶體中的儲存空間進行劃分,以便把原始的交織數據保存於陣列的某一個空間中,而將解交織(已處理)數據保存於一個獨立的空間中,由解碼DSP進行存取。

此外,還可採用多個DSP來改善Turbo解碼處理的性能。這樣做便於數據的平行處理,因而實現更加可靠的數據解碼。這可以透過採用下文所示的方案來簡化。一個雙埠被用於緩衝來自晶片速率處理部份的去擴散數據,並將由執行解交織/解再使用任務的DSP來對這些數據進行存取。雙埠中的另一個埠被用於驅動一條匯流排,因而允許由Viterbi或Turbo解碼DSP來存取數據。這樣,另一個雙埠就能夠與一個附加的DSP一道被用來執行平行Turbo解碼。

本文小結

在無線基頻中使用多埠記憶體能夠以多種方式提供幫助。它們改善了系統總體性能(透過增加總吞吐量)、提供了設計靈活性並實現了產品的快速上市。此外,由於它們縮短了訊號必須在DSP和FPGA之間傳播的距離,因而改進了電路板的設計,並透過設立點對點連接而使DSP/FPGA/ASIC介面上的負載有所減輕。

參考文獻


[1] Karl Wale,Motorola公司應用文章。《全面推廣3G網路:展示系統如何才能發展到商用階段?》

[2] S. Rajagopal、B. A. Jones和J. R. Cavallaro。《關於多DSP和FPGA的任務分割型G reles基地台接收機演算法》。訊號處理與技術國際會議(ICSPAT),2000年10月。

作者:Stephen Rogers


數據通訊應用工程師

Rajiv Nema


數據通訊產品經理


Cypress半導體公司





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