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高速電路設計中利用CTAB的阻抗補償方法

上網時間: 2004年06月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:C<sub>TAB</sub>  C<sub>TAB</sub>  SDRAM  DDR-SDRAM  RDRAM 

本文介紹了RDRAM記憶體應用設計中利用CTAB進行阻抗補償的技術,透過理論分析,探討了其在高速電路設計中的推廣應用價值。作者結合具體的設計實現,詳細提出了工程應用運算公式及設置方法,以及CTAB‘電氣延遲’效應的補償方法。

本文討論的CTAB源於參考文獻[1]、[2]中的兩個不同定義:‘Copper TAB’和‘Compensation圖1:訊號走線的傳輸線模型。 TAB’。前者是從實體形態的角度定義,後者是從電氣功效的角度定義,並且都縮寫為CTAB。實質上,把兩者結合起來能更全面地理解CTAB,即CTAB是一種在電路板上直接覆銅而形成的電容器,具有補償訊號走線的阻抗非連續性的作用。

在上面的參考文獻中,CTAB的應用都與RDRAM記憶體的設計相關,最初的目的都是用於補償記憶體插座寄生的電感,匹配高速訊號的阻抗,修正訊號的完整性。

阻抗匹配問題的產生

由於晶片的製程不同,相對於SDRAMDDR-SDRAM,RDRAM的工作頻率要高很多。一般SDRAM的工作頻率點為1336MHz和166MHz,DDR-SDRAM的工作參考頻率點為1336MHz、1666MHz和200MHz,RDRAM的工作參考頻率在400MHz或者533MHz。而且,這三種記憶體的訊號電平也有區別,SDRAM的電平為LVTTL,DDR-SDRAM的電平是SSTL,而採用的是RAMBUS定義的RSL訊號。RSL僅為800mV訊號擺幅,採用電流模驅動方式,要求訊號走線的阻抗嚴格控制在28Ω至40Ω之間。

根據上面的對比,在工作頻率和訊號上,RDRAM的技術要求都相對較高。在實際應用中,要求在下面兩個方面必須保証:一是各訊號走線的長度必須嚴格匹配,一般要求走線偏差控制在±10mil之內;二是訊號走線的阻抗控制在指定值的一定偏差範圍之內,比如26Ω∼30Ω。第一個要求可以透過控制走線的長度來實現,而訊號線的阻抗則很複雜,不容易解決。而且如果訊號的源端、末端阻抗不匹配導致阻抗特性不連續,必然會產生過衝振鈴訊號劣化現象,易造成訊號的誤判,記憶體的儲存存取將很容易出錯,也必然會導致相關的硬體系統出錯,最終影響系統的穩定性。

為解決這個問題導入了CTAB,透過在RAMBUS連接器的上增加容性負載來平衡連接器的電感,達到阻抗匹配的目的。

CTAB阻抗補償的理論分析

圖2:RDRAM訊號未補償時的阻抗突變示意圖。

當RDRAM的工作參考頻率為400MHz時,訊號的上升沿、下降沿時間為0.6ns左右,相當於類比訊號的1.3GHz頻率點;在工作參考頻率為533MHz時,訊號的上升沿、下降沿時間為0.5ns左右,相當於類比訊號的2GHz頻率點。按照這種對應關係,訊號應該屬於傳輸線的範圍之內,而不能用低頻訊號的分析方法來處理。

根據傳輸線的理論,RDRAM高頻訊號部份的走線可以建構如圖1所示的模型。在圖左側,根據傳輸線的理論將傳輸線表示為無數個微分線段的等效電路串聯而成,其中Zs是串聯阻抗,Zp是並聯阻抗。在圖1的右側是每個微分線段的等效電路,其中L是單位長度的串聯電感,R是單位長度的串聯電阻,G是單位長度的並聯電導,C是單位長度的並聯電容器。且有如下關係成立:





在高頻應用情況下,阻抗






一般情況下,連接器的寄生電感值較大,而寄生的電容器值較小,所以特性阻抗大於印制板走線的特性阻抗,呈現圖2中所示的阻抗分佈。

根據公式(1),阻抗Z與訊號通路中的等效L和等效C有固定的關係,要使連接器的阻抗Z’等於目標阻抗Z0,從理論上分析,可以透過減少L’或者增大C’來實現。但連接器的等效電感L’、等效電容器C’是由連接器的實體形狀和材質決定的,是一個既定值,無法改變。因此,在RAMBUS的設計中,是透過給連接器加上CTAB,增大等效電容器值實現阻抗補償。

即:






經過補償可以獲得比較理想的阻抗特性。

CTAB擴展應用圖3  常用2mm連接器的剖視圖。

CTAB雖然是在RDRAM設計中提出的一種阻抗調整方法,但是根據其原理可以擴大使用範圍,廣泛應用到高速電路設計中。

在硬體設計中,積木式模組化設計是一種趨勢:一個產品可以按照功能劃分為多個獨立的功能子模組,約定好標準的介面,設計成多個硬體子模組,最後透過連接器組成一個系統。因此,訊號不可避免地經過連接器,根據前一小節的分析,必然會存在阻抗不連續而導致訊號劣化的問題。在電路設計中,訊號完整性是一個必須注意的問題。在高速電路設計中,在這方面尤其需要花更多的精力以保証訊號的完整性,使設計產品更加穩定可靠。

而另一方面,硬體設計中訊號的工作頻率越來越高,從100MHz漸次發展到1GHz,甚至更高。在這些頻率點的設計應當都視為高頻設計,訊號線最好按照傳輸線的技術要求來慎重對待,尤其是在訊號線的走線長度超過了傳輸線的臨界長度時(訊號從始端傳輸到末端,反射再返回到始端時間等於訊號上升時間,這種情況下的線長為臨界長度)。 表1中給出了一些頻率點對應的臨界長度。

從表中給出的數據來看,在很多情況下訊號走線的長度超過了臨界長度。比如高速背板設計產品,具有幅度小、頻率高和訊號傳輸距離長的特點,且一般都至少兩次經過連接器。在這些情況下,硬體設計中使用的連接器的阻抗特性必須加以補償,否則整個走線中會存在兩次阻抗躍變,最終由於阻抗不匹配而產生反射、振鈴,劣化訊號品質。例如,在一般的背板設計中所使用的連接器大多數是標準的2mm連接器,其實物剖視圖如圖3所示。從圖中可以看出連接器最長的引針比最短的引針要長很多,實際上在長度上最短的引針約長14mm,最長的引針約長23mm。如果連接器的特性阻抗與設計目標阻抗不一致,則最好在設計時加以補償。

阻抗補償的實現圖4:C<sub>TAB</sub>的設置示意圖。

1. 運算CTAB的銅皮面積

如果訊號走線需要控制的目標阻抗為Z0,則可以根據公式:






推算出需要補償的CTAB值。其中:


Z0為特徵阻抗值;


A?為訊號引針的串聯電感值;


C?為訊號引針的並聯電容器值。


當CTAB的容值確定之後,需要根據印制板的製程結構,確定出CTAB的銅皮面積。

CTAB的設置可以分為圖4中的兩種情況,即

a. CTAB設置在印制板的表層或者底層,且相鄰層為大面積的電源層或者地平面層。在這種情況下,CTAB的容值與有效敷設面積之間的關係是:







其中各符號及度量單位定義如下:A─CTAB的有效敷設面積,度量單位為平方英寸;


h─CTAB薄片電容器與相鄰層之間的距離,度量單位為英寸;


ε r─CTAB薄片電容器與相鄰層之間填充的絕緣介質的介電常數;


CTAB ─CTAB薄片電容器的容值,單位為皮法(pF)。

b. CTAB設置在印制板的內層,且相鄰的兩層都是大面積的電源層或者地平面層。

在這種情況下,CTAB的容值與有效敷設面積之間的關係大致可以表示為:






其中各符號及度量單位定義如下:


A─CTAB的有效敷設面積,度量單位為平方英寸;


h1、h2─CTAB薄片電容器與相鄰層之間的距離,度量單位為英寸;


ε r1、ε r2─CTAB薄片電容器與相鄰層之間填充的絕緣介質的介電常數;


CTAB─CTAB薄片電容器的容值,度量單位為皮法(pF);

根據CTAB的設置要求,可以由上面兩個公式反向推導,求出實際需要敷設的銅箔面積A。

2. CTAB電容器的設置圖5:C<sub>TAB</sub>的組合示意圖。(萸僻艘湮芞)

一個訊號上的CTAB可以在印制板的某一層上單獨實現,也可以分佈在多個層面上組合實現。圖5中給出了CTAB的幾種實現方法的實際組合示例。其中圖A的CTAB在頂層敷設銅箔實現,圖B的CTAB在底層敷設銅箔實現,這兩種都屬於在某一層上單獨實現的示例;而在圖C中,CTAB在頂層和底層都敷設了銅箔,實現了兩個薄片電容器,並由這兩個薄片電容器並聯組合成所需要的CTAB

在實際應用的過程中,除了在頂層、底層可以設置CTAB之外,還可以在中間訊號層上設置,但該訊號層的相鄰兩層必須是大面積的電源層或者地平面層,否則其電氣特性分析過於複雜,不方便實現。

負面效應及其補償方法

CTAB在匹配了阻抗的同時也具有一定的負面效應,即產生訊號延遲。根據傳輸線理論,存在如下關係:







傳輸線上的串聯電感和並聯電容器越大,訊號的傳輸速度就越低,即傳輸時間越長。

假設訊號通過一個連接器,該連接器引針的長度為???,固有串聯電感為?,則添加了CTAB之後電氣延遲由如下關係式給出:






在訊號走線中增加CTAB,增大了並聯電容器,最終必然降低訊號的傳輸速度,造成了一種延遲,稱作‘電氣延遲’以區別於‘走線延遲’。因此在設計時候,相應地也需要把這個因素考慮進去,以保証訊號群同時到達末端。即在其它訊號線上增加走線長度,透過‘走線延遲’來匹配‘電氣延遲’。表1:訊號頻率與臨界長度的關係表。

在我們的一個產品設計過程中,起初對處理器的RDRAM記憶體連接器未進行阻抗補償,在長期執行的過程中發現偶爾會出現記憶體讀寫出錯的情況。經過對記憶體插座實際採樣訊號進行分析,發現訊號的過衝稍大。在參考RDRAM給出的經驗值,並按照實際的材料參數修正後對設計進行最佳化,加入CTAB進行阻抗補償匹配之後,訊號品質有所提高,並最終解決了產品長期執行的穩定性問題。

本文小結

根據本文中進行的簡單理論分析,以及在實際應用中的效果比對,我們認為CTAB是高速電路設計中一種很好的阻抗補償方法,能夠改善設計訊號完整性,在未來的硬體電路設計中將會得到廣泛的應用。

參考文獻:


[1] Intel 860 Chipset Memory Expansion Card(MEC)Design Guide;

URL: www.intel.com/design/chipsets/designex/29830201.pdf


[2]1066+ MHz Physical Design for 16 & 32bit RDRAM Motherboard,Jeff Kaskey,

URL: www.rambus.com/rdf/rdf2002/pdf/4_1066_design.pdf


[3]訊號完整性基礎知識,張士賢,中興通訊

作者:周廣水


系統工程師


何寧


蔡鍵龍


Email: he.ning@mail.zte.com.cn


中興通訊公司





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