智原的低功耗設計方案PowerSlash可節省80%動態功耗

智原科技日前針對低功耗設計發佈了全新的PowerSlash IP與設計平台，能夠從電晶體層面(Transistor level)、IP層面、電路層面(circuit level)、晶片層面(chip level)，乃至於系統層面(system level)做低功耗設計的完整考量，據稱能節省80%以上的動態功耗，以及超過100倍以上的靜態功耗。

智原表示，僅僅使用低功耗的IP，是無法設計出真正的低功耗的晶片。舉例來說，時脈網路通常是消耗最大的動態功耗，然而這卻不是提供低功耗IP所能克服的問題。設計人員面臨的最大挑戰是，在設計初期無法掌握各項功耗因素，通常要到設計的後期才會知道，然而這時再來考慮功耗的問題為時已晚。

而PowerSlash低功耗設計解決方案不僅包含針對手持式SoC設計所特別開發的低功耗元件，諸如低功耗標準單元庫；記憶體(單埠、雙埠、register file、ROM)；IO (generic IO、special IO)；必要的類比IP等；也同時提供了從電晶體到系統的完整低功耗設計流程與方案，如低功耗處理技術；系統功耗管理等。

該公司進一步強調，今天已邁入SoC紀元，僅考慮單一或部分的低功耗設計解決方案是絕對不具競爭力的，必須在晶片設計的每一個環節都用低功耗的觀念去設計才行。同時配合客戶產品的特色做加強，這樣才能真正達到有競爭力的低功耗設計需求。

智原的PowerSlash低功耗號IP採用聯電0.18μm與0.13μm製程，完整的PowerSlash低功耗號IP與設計平台整體方案將於2005年第二季問世。