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Cadence Incisive降低晶圓設計風險

上網時間: 2005年05月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  Incisive  晶圓設計  益華  Incisive Formal Verifier 

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益華電腦(Cadence)新發佈的Incisive Formal Verifier整合了該公司各項模擬、硬體加速和模擬(emulation)技術,讓設計人員在設計和驗證作業的同時,改善功能性驗證的品質與效能;同時,由於設計工程師可以在設計晶片的同時就開始進行驗證,因此可以幫助客戶大幅縮短生產製造的時程。

Cadence表示,正規分析技術是整個Incisive驗證平台中,以assertion為基礎的驗證(ABV)產品的一部份。這項技術不需要使用一系列的測試向量,因此可以在開始進行測試平台開發和模擬前的數個月,就偵測到各項功能性問題。

在將Formal Verifier納入驗證流程後,有助於將矽晶圓重新設計的風險降到最低,同時改善設計的品質。正規分析方法透過靜態分析的方式,將一些在邊界條件(corner-case)、很難透過動態驗證技術(例如模擬、加速或模擬方式)而偵測到的功能性問題突顯出來。

Incisive Formal Verifier使用同一系列assertion(整個Incisive平台都可支援),藉由此支援功能,設計人員可以在進行模擬之前,就使用正規分析技術來編寫和驗證assertion。隨著設計區塊一一整合,之前的assertion可被用在Incisive Unified Simulator進行模擬,並進而利用Incisive Palladium II進行硬體加速或模擬。

Incisive Formal Verifier可支援Verilog、SystemVerilog、VHDL及混合語言環境,並使用PSL及SVA,或OVL和Incisive Assertion元件資料庫編寫的assertions。除提供廣泛、具強化功能的各項正規引擎外,還有多項自動化assertion萃取、正規涵蓋度量(formal coverage metrics),以及更好的適用性和錯誤偵測功能。





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