Global Sources
電子工程專輯
 
電子工程專輯 > 測試與測量
 
 
測試與測量  

在通用CPU晶片中採用DFT技術

上網時間: 2005年06月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:可測試性設計  記憶體內建自測試  掃描設計  邏輯電路BIST  邊界掃描設計 

圖1:記憶體BIST的原理。

可測試性設計技術(DFT)在積體電路設計中已經獲得廣泛使用,它能提高訊號的可控制性和可觀察性。該技術在原有設計中插入額外的邏輯,這些邏輯在測試模式下執行不會影響功能。如何讓所有這些測試邏輯都能和諧工作,並在較少面積和較低性能開銷條件下獲得較高故障覆蓋率,對DFT來說是兩大主要問題。

可測試性是一種設計屬性,測試的基本考量是為基本輸入確定特別的數值,從而根據在基本輸出處得到的數值,判斷內部電路是否能夠正常工作。傳統上設計和測試流程是相互分離的,測試只在設計流程鄰近結束時才會考慮。但在現代設計流程中,測試與設計的融合時間明顯提前了,產生了名為DFT的處理流程。為了確保設計最大限度擁有可測試性,設計人員必須在開發流程的不同階段運用特定的DFT技術。對不同的邏輯類型,其DFT策略也可能有非常大的差異。

在晶片中採用嵌入式記憶體將會產生某些共同的副效應:(a)記憶體可能耗費大量的設計空間並造成較高的缺陷率。(b)嵌入式記憶體可能難以透過功能或其它測試類型進行高效能的測試。(c)通常的ATE可能無法對記憶體進行充分測試。(d)記憶體可能具備高執行速度。因此,記憶體測試是電路設計中非常重要的事項。幸運的是,一種名為記憶體BIST的高效能方式多年來已經在記憶體測試領域成功証明了其價值。

圖2:巨集測試概念視圖。

隨著整合度和執行頻率的提高,記憶體和鎖存器等儲存單元得到廣泛使用,導致內部掃描設計的出現,在此稱為掃描設計。掃描設計的主要概念是透過測試模式下的掃描鏈為儲存單元獲得可控制性和可觀察性。但對某些複雜設計來說,一些特別的DFT技術必須與掃描設計結合使用,以便取得較高故障覆蓋率。

邊界掃描設計(BSD)是一種標準DFT技術,其開發目的就是補充或取代目前在高度複雜的多層電路板中採用的‘針盤’測試方法,邊界掃描技術已經形成了IEEE Std1149.1-1990和IEEE Std1149.1a-1993 (JTAG)標準。

記憶體內建自測試

記憶體測試可以在暫存器-傳輸層次的設計中完成。多年來,記憶體內建自測試已經成功用於解決嵌入式記憶體的測試問題。記憶體內建自測試簡化了測試向量生成,透過基於演算法產生的測試向量確保高品質的測試,顯著減少了由測試邏輯造成的時序和面積的不利影響。記憶體內建自測試只是在記憶體周圍增加一層測試電路,後者則成為其它邏輯和RAM核心間的介面。

圖3:邏輯BIST的原理。

圖1為記憶體內建自測試原理。左側為測試邏輯,生成測試向量,施加給帶多選器的RAM,並對來自RAM的響應進行分析。右側則是包在多選器電路中接受測試的RAM。向量生成器為實現MARCH等測試演算法,並生成測試和控制訊號的FSM。對擁有大量RAM的設計來說,多個RAM可透過同一個BIST控制器測試,如此將節省測試邏輯的佔用面積並降低複雜性。如果RAM容量非常大,則可採用管道邏輯技術來縮短測試時間。

表1為RAM的基本訊息,也是記憶體BIST的結果。此處採用7個控制器在CPU晶片中測試23個RAM。為避免功耗問題,可順序測試屬於同一控制器中的RAM。就Dcache、Icache和Bht等模組來說,此處使用17n MARCH演算法。就‘3w6r’模組而言則採用兩種特別演算法。其一為埠交互演算法,可用於檢查在不同埠上短路的地址線以及檢查來自某一埠的讀數,且不會對任何其它讀取埠造成影響。另一種為唯一地址演算法,可用於測試控制訊號和解碼電路。

掃描設計和ATPG

掃描設計將設計分為兩種執行模式,即正常執行模式和測試模式。它為電路增加一個測試模式,當電路處於這種模式時,所有記憶體都在功能上形成一個或多個移位暫存器(掃描鏈)。這些移位暫存器鏈的輸入和輸出(也稱作掃描暫存器:帶多選器的DFF、帶掃描時脈的DFF和LSSD)都分別連接到基本的輸入和輸出。這樣,採用這一測試模式,所有記憶體都可設定為任一想要的狀態,只需將這些邏輯狀態移入移位暫存器中。

圖4:多周期測試點觸發原理。

掃描設計方法可以分成三大策略:全掃描、部份掃描和分區掃描。全掃描技術用可掃描元件替換設計中所有的記憶體元件,然後將其串接進入掃描鏈中。然而,即使採用全掃描方法,設計仍然存在多個難以控制或觀察的點。我們可在稱作測試點的位置增加特別電路,向該點注入邏輯值或隨時觀察其狀態,進而提高設計的可測試性。

掃描設計的最大問題是陰影邏輯測試,這些邏輯介於RAM(或其它巨集)和第1層掃描單元之間。有兩種方法可以處理這個問題。首先是採用時序測試向量覆蓋這些邏輯,這要求RAM在整個測試程式過程中做到PI可控制,從而防止破壞RAM的狀態。其次是使RAM在測試模式中變得透明,將輸入直接連接輸出,在測試模式中繞開所有RAM,我們稱之為RAM透明。但這種方法的系統開銷太大。

巨集測試是協助自動測試嵌入式邏輯和RAM(巨集)的子程式,它自動將用戶定義的測試向量轉換為掃描測試向量。由於它能夠協助在嵌入式環境中應用巨集測試向量,巨集測試能夠在不影響DUT面積和性能前提下提高整體IC測試品質。圖2對其概念進行了說明。在巨集測試的幫助下,晶片的掃描設計測試覆蓋率超過了98%。

邏輯BIST

圖5:用邊界掃描進行板級測試。

傳統測試採用外部測試向量作為激勵,並透過測試機將其應用於晶片。測試機檢查晶片的響應,並對照作為測試向量數據的一部份保存的已知良好響應進行比較。然而,邏輯BIST在設計內實現這些工作,提供了既不犧牲測試品質又縮短測試機執行時間的方法。圖3所示為邏輯BIST的原理,它主要由BIST控制器、PRPG(偽隨機向量生成器)、MISR(多輸入標籤暫存器)和STUMPS通道等組成。

目前有眾多生成邏輯BIST向量的方法,包括ROM、LFSR、二進制計數器、蜂巢式自動化等,它們通常可以分為三類:窮盡向量生成、偽窮盡向量生成和偽隨機向量生成。其中,由偽隨機向量生成構成的LFSR(線性反饋移位暫存器)的使用最為普遍。MISR也可用於計算來自被測試電路測試響應的標記值。通常情況下,增加移相器和壓縮器有助於改善PRPG和MISR的特性。在此,全掃描目標電路的掃描鏈被稱作STUMPS通道。

如果X傳播至某觀察點,那麼唯一正確的標記值條件就會遭到破壞。沒有初始化的RAM和不可掃描儲存單元是X的主要來源。我們可以將RAM初始化,使其在測試期間處於為唯讀狀態,或採用上文所述RAM透明方法將RAM隔離。同樣,我們應採用將所有記憶體初始化,防止非初始化數據傳播到MISR。

圖6:邊界掃描架構的模組示意圖。

採用邏輯BIST電路,故障覆蓋率通常無法達到較高的水準,因為存在等效性和太多難以激勵的故障。人們就這一領域的提出了眾多的工作建議。測試點插入就是一種高效能和低系統開銷方法,它克服了隨機產生向量的阻抗(RPR)問題。如圖4所示,我們可以使用一個相位解碼器,使不同的測試點可以在向量計數器的不同階段被觸發。

本文小結

邊界掃描是一種IEEE標準協議,它不僅有益於IC和印刷電路板的互連測試,而且還提供了標準系統測試埠和匯流排,使其能將來自不同供應商的元件整合在一起。基本上,邊界掃描設計將彼此互連的邊界掃描單元置於該晶片核心邏輯周圍形成一個邊界掃描暫存器。測試數據可透過一個掃描輸入順序上載至每個引腳,並透過一個掃描輸出卸載。圖5所示即為DFT核心和邊界掃描邏輯的外部互連。

而圖6所示則為邊界掃描架構的模組示意圖,它主要由5個部份組成。(1)TAP控制器是控制測試指令和數據暫存器作業的有限狀態機。(2)指令暫存器控制邊界掃描電路。(3)測試數據暫存器包括BIST以及直接連接核心的內部掃描路徑。(4)指令解碼器對指令進行轉換以控制數據暫存器。(5)多選器模組控制數據流動的方向。

參考資料:

[ 1] Michael L. Bushnell, Vishwani D. Agrawal. Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits, Kluwer Academic Publishers, 2000.


[2] T.W. Williams and K.Parker, "Design for Testability - A Survey", IEEE Trans. on Computers, vol. C-31, no.1, Jan 1982, P2-15.


[3] Mentor Graphics Corp. "Memory BIST Training Workbook," Software Version V8.2002_2, June 2002.


[4] F. Beenker, K. Eerdewijk, et al. "Macro Testing: Unifying IIC and Board Test. IEEE Design & Test of Computers", Vol. 3, No. 4, December 1986, P26-32.

表1:記憶體BIST的結果


[5] F. Beenker, B. Bennetts and L. Tijssen, "Testability Concepts for Digital ICs - the Macro Test Approach", vol. 3 of Frontiers in Electronic Testing. Kluwer Academic Publishers, Boston, 1995.


[6] Michael L. Bushnell, Vishwani D. Agrawal. "Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits," Kluwer Academic Publishers, 2000.


[7] C.M. Maunder and R.E.Tulloss, The Test Access Port and Boundary Scan Architecture. Los Alamitos, California: IEEE Computer Society Press. Sept. 1990.


[8] IEEE Standards Board, IEEE Standard Test Access Port and Boundary-Scan Architecture, 1994


[9] D. S. Suk and S. M. Reddy, "A March Test for Functional Faults in Semiconductor Random-Access Memories," IEEE trans. On Computers, Vol. C-30, No.12, Dec. 1981, P982-985.


[10] Mentor Graphics Corp. "Scan and ATPG Process Guide", Software Version V8.2002_2, June 2002.


[ 11] T.W.Willians, W.Daehn, M.Gruetzner, and C.W. Starke, "Bounds and Analysis of Aliasing Errors in Linear-Feedback Shift-Registers," IEEE Trans. On Computer-Aided Design, Vol. CAD-7, no.1, Jan. 1988, P75-83.


[12] J. Rajski and J. Tyzer, "Arithmetic Built-In Self-Test for Embedded Systems." Upper Saddle River, New Jersey: Prentice-Hall, 1998.

作者:徐勇軍、呂濤、Wei Lu、Xiutao Yang、李華偉、李曉維


中國北京中科院計算所


Email: {xyj, lvtao, luwei, xiutaoyang, lihuawei, lxw}@ict.ac.cn





投票數:   加入我的最愛
我來評論 - 在通用CPU晶片中採用DFT技術
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首