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Cadence支援TSMC參考設計流程6.0版

上網時間: 2005年07月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  TSMC  參考設計  流程  6.0版 

益華電腦(Cadence)與台積電(TSMC)近日宣佈,決定將Cadence Encounter數位IC設計平台與Cadence Allegro系統連接導線設計平台,整合到TSMC的參考設計流程6.0版中,以加速65奈米晶片設計。

這項參考設計流程可支援針對TSMC的Nexsys 65奈米製程技術的各項應用,包括利用創新的Cadence軟體流程達到耗電管理最佳化與分析、可製造性設計、矽晶圓製造/封裝整合,以及可測性設計(DFT)等整合的環境。該計劃可提供一套涵蓋RTL-to-Package的參考流程,以解決90奈米和65奈米晶片設計的複雜挑戰。

在此參考設計流程6.0中的各項Cadence技術,可透過同步繞線(concurrent routing)與dual via insertion的方式來解決這些關鍵性的挑戰,並支援各種積極的耗電量降低策略,以及讓封裝效能和成本達到最佳化。

TSMC參考設計流程6.0結合了Cadence Encounter平台的主要元件,包括參考設計流程5.0中以不同電壓區間(voltage domain)為導向的各項技術,以建立耗電量控制路徑和動態電壓調整功能。設計人員可以透過這些技術設計出具有多種電源電壓和耗電區間的線路、經過漏電流耗電和解耦合電容最佳化、電源網點自動產生功能,以及動態電壓(IR)降分析等產品。

參考設計流程6.0內的各項Encounter平台元件,還包括Encounter RTL Compiler全方位合成功能、Encounter Test、SoC Encounter GPS實體合成、RC萃取、VoltageStorm電源動態壓降分析,以及CeltIC奈米延遲計算器(NDC);整合這些元件,便可提供非常高的矽晶圓品質、改善時脈收斂結果,並且降低元件面積。





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