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處理器/DSP  

可配置的中央處理器核心加速發展

上網時間: 2005年11月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:CPU  RISC  中央處理器  核心  core 

長久以來,Tensilica公司一直倡儀,一個具有擴展指令(在測試基準中自動產生)的小而高效率的RISC核心可以替代定製硬體開發。

這個觀點的依據是出自於這樣的一種想法:某人用C語言開發出一種演算法,會將其分成兩部份,非關鍵性的部份佔90%,關鍵性的部份佔10%,然後用定製指令來加速那些關鍵的內部循環。

這樣一來,儘管是用軟體實現了應用,但對整個應用開發生產力的提高通常能達到半數以上的等級,這接近了採用不可程式的數據路徑所能達到的效果。

這個觀點的本質就是:巨大的效率提升來自於用來加速內部循環指令的專門硬體,剩下的程式碼則在一個普通的RISC核心上執行。

然而隨著系統單晶片設計嘗試性地向90nm轉移、甚至少數頂級設計團隊開始向65nm邁進,這種基本的假設或許要改變了,因為包含特殊硬體、具有自覺意識的簡單和改良型RISC核心本身達到了前所未有的執行速度。

這個事實將被清楚地顯現出來,Tensilica剛剛宣佈了90nm的Xtensa核心、設計流程工具以及實現矽晶製造所必需的合作夥伴。

透過台積電的90GT製程,在不考慮任何指令集擴展的情況下,對於基本的Xtensa核心,它的7級管線版本模擬建置了最低655MHz的時脈頻率。

據Tensilica總裁兼CEO Chris Rowen介紹,這並不是因為使用所有最快的電晶體和忽視良率而對設計進行手工調整而得到的結果。

“這是一種使用晶圓代工廠所推薦的標準庫核心,我們在製程變化上一直都是很謹慎的。所以,如果客戶確實還想進一步透過調整來提高性能,這也提供了一定的改善空間。”Rowen說。

儘管速度提升,該核心的尺寸並沒有增大多少:7級管線核心只佔0.224mm2。透過130nm時代Xtensa核心就已使用的精巧電源和時脈閘控技術,其能耗仍可控制在一定範圍內,至少對於90nm G型製程和在指定的頻率下是如此。

“我們在RTL過程上花了很多時間,更有效地使路徑最最佳化。”Rowen表示,“另外還花了大量的時間來與EDA合作夥伴一起工作,用他們的工具調整90nm庫中的各種功能。”事實證明,這一工作可以避免使管線擴展到七級以上。”

東芝公司透露了自行開發的速度極快、小尺寸的可配置RISC核心,它的65nm ASIC採用了這種核心。該核心包括高速緩衝記憶體、除錯硬體、DMA控制器和DSP擴展,在65nm晶片上的尺寸大約為1.6×3mm,採用靜態時序分析,時脈頻率在1GHz左右。

在此新核心的速度下,需要做相當多的努力來確保用戶的特定擴展電路能夠跟得上主CPU。這要求認真分析路徑延遲、記憶體延遲和擴展硬體的管線級數和實體佈局。

這個新核心卻帶來一個架構上的新概念:當一個任務呈現出數據和演算法上的平行性時,可以直接達到500-700MHz的CPU資源,而不需要為了可能的指令集擴展而分析內部的循環。

甚至多執行緒也會變得更加複雜。Rowen指出,假定演算法製作了足夠的間隙和執行窗口給額外的執行緒;但與複製整個處理器相較,它仍存在一個問題是,要留多少晶片面積用於複製暫存器集。

作者:張國勇





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