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IEEE通過硬體描述語言SystemVerilog和Verilog標準

上網時間: 2005年11月17日     打印版  Bookmark and Share  字型大小:  

關鍵字:SystemVerilog  Verilog  標準  hardware description languages  standards 

IEEE日前宣佈,已經批准了針對硬體描述語言SystemVerilogVerilog標準。其中,Verilog標準IEEE 1364-2005是對現有標準的修訂。IEEE表示對Verilog語言標準的修訂解決了幾大難題,並對錯誤進行了更正。而SystemVerilog,IEEE 1800據稱擴充了用於晶片設計主導語言Verilog,針對電子系統和半導體設計日益增加的複雜性。

IEEE表示,IEEE SystemVerilog 1800標準提高了硬體設計、規格、模擬和驗証的生產率,尤其是對高閘數、採用知識產權(IP)匯流排密集的晶片。它採用Accellera標準組織的SystemVerilog 3.1a硬體描述和驗証語言(HDVL)。

「IEEE 1800增強了Verilog HDL,使其維持在產業的前端位置。」SystemVerilog 1800工作小組兼Verilog 1364主席Johny Srouji表示。「它提供了更強大、整合度更高、更簡練的設計與驗証語言,使工程師能因應更複雜的設計配置,如較深的管線、更強的邏輯功能和更高等級的設計抽象描述,而採用較少的暫存器傳輸級代碼。」

Accellera也發表了一份聲明,讚揚IEEE批准SystemVerilog標準。「批准過程得以加速是因為EDA工具供應商、半導體和系統公司、Accellera與IEEE之間的緊密合作。」 Accellera主席Shrenik Mehta表示。「標準的通過顯示業界可以為整個設計和驗証界的利益,朝著共同目標通力合作。」

IEEE表示,SystemVerilog和Verilog IEEE標準將由IEEE提供,可透過IEEE線上購物網(http://shop.ieee.org/ieeestore/)訂購。

(Dylan McGrath)





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