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新一代記憶體編譯器將延續摩爾定律的發展

上網時間: 2005年12月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:記憶體  編譯器  摩爾定律  電晶體  系統單晶片 

引言:在元件從90nm製程節點向更高密度製程發展的道路上,同時支援1T和6T記憶體的新一代記憶體編譯器與測試和可製造性工具及高品質記憶體的緊密鏈接,可使架構師充分利用數十億的電晶體規模,因而續寫摩爾定律

Gordon Moore在1965年就曾預言積體電路規模每年將成長一倍,他還預言1975年會出現內含65,000個元件的單晶片元件。現在,行動設備記憶卡中每個晶片包含的電晶體數量已接近100億個。

雖然對用戶來說運算功耗成本一直依摩爾定律下降,但製造商的成本卻呈相反趨勢。設計先進系統單晶片(SoC)元件的實際成本在每次製程升級時都會倍增上漲。新元件複雜性的提高是成本上升的主要原因。新的SoC元件得益於先進的製造製程、新的CPU架構、過採樣類比元件和高密度的內部記憶體。

幾乎沒有公司能夠在具有競爭力的SoC產品所需的設計、測試和製造各個領域製作和保持全球領先技術。即使有公司擁有所有這些技術,它也很難協調所有這些獨立活動之間的關係以滿足緊迫的產品上市要求,而滿足緊迫的產品上市要求就是市場成敗的關鍵。

如同以往許多其它市場,因應複雜性日益提高的解決方案是價值鏈的高度專業化和分散化。目前的成功企業都專注於他們做得最好的領域,如數位設計、製程整合、EDA工具或製造,而所需的剩餘部份則採用由第三方供應商提供的產品和服務。

複雜性和功耗

對SoC架構師來說,複雜性和成本並不是唯一需要考慮的因素。目前從以PC為中心的半導體產業向以消費性產品為中心的產業變遷是另外一個明顯的市場趨勢。對包括記憶體在內的許多半導體元件來說,手機類產品已經成為這些半導體元件的主要使用者。

手持產品和其它行動產品傾向於使用電池而不是牆上的電源插座,因此電池壽命和功耗逐漸成為主要的設計焦點,並迅速替代速度成為人們追求的另一目標。

由摩爾定律驅動的整合有助於功耗問題的解決。通常採用新的製程可以容納二倍數量的元件,而且與前一代製程相較,由於供電電壓的降低,這些元件所需的功耗可以下降一半以上。但隨著90nm製程時代的到來,供電電壓的線性下降趨於停止。未來的65nm及以下製程也不可能再恢復供電電壓的線性下降趨勢。

因此在仍有大約二倍的元件數量、但每個元件的功率只有少量降低的情況下,整個晶片功耗必然會上升,自然也就無法延長最終產品的電池工作時間了。這顯然是個壞消息,但還有比這更糟糕的事。

積體電路的待機功耗一直是個大問題。待機功耗推動業界從雙載子電路向NMOS、並隨之快速向CMOS轉變。從2微米直到0.13微米製程期間,靜態CMOS電路的待機功耗都非常小乃至於可忽略不計。但事實上,即使是很小的數字,如果成長迅速,也會迅速變成很大的數字。CMOS電晶體中的待機電流在不同的製程之間可能會增加6到10倍。在0.13微米製程時代,隨著基於電池的行動產品的爆炸性成長,待機功耗問題越來越突出。

製程升級不僅減少了電晶體和走線的長度和寬度,也減少了它們的厚度。90nm製程時的閘極氧化層厚度可以薄至2nm。在閘極和基板之間只有少量幾層二氧化矽分子層,因此除了閘極感應的次閘限漏電流外,閘極氧化層通道漏電流也成為關鍵問題。由於記憶體所佔的積體電路面積隨著製程升級變得越來越大,記憶體中的漏電流正成為許多90nm以下積體電路的待機功耗的主導成分。

一個採用90nm製程的典型六電晶體(6T)SRAM所具有的待機漏電流約為1mA/Mb。如果採用低功率(LP)製程和專門的低功率設計技術,這一數字會有顯著的改善。針對待機功率最佳化過的6T SRAM可以將待機電流降低到約15uA/Mb。如果採用諸如減少Vdd、背後偏置或其它額外技術還可以進一步減少這一數值。

SoC架構師的需求和記憶體IP

產業的發展正迫使SoC架構師向兩個主要方向發展:

1. 採用經過驗證的第三方IP來保證複雜設計功能正確性;

2. 將功耗的優先級提到性能甚至成本之前。

這些壓力自然會導致第三方IP供應商(如記憶體IP供應商)提供能夠滿足新市場需求的產品。嵌入式記憶體供應商的SoC架構師的需求如下:

1. 高密度記憶體;

2. 超低功率記憶體;

3. 進行設計折衷的記憶體編譯器

4. 可修復的記憶體;

5. ECC支援;

6. 內建自我檢測和修復功能。

某些特定的應用場合需要使用1Mb以上的大型內部記憶體模組。對於這種規模的記憶體而言,傳統的六電晶體設計需要佔用非常大的面積,在新製程中通常會造成顯著的漏電流。在90nm製程時好的SRAM記憶體單元需要佔1到1.2um2面積。

解決這一問題的方法是使用高密度記憶體。極具競爭力的1T-MiM儲存單元要比相當的6T單元小4到6倍。即使1T儲存單元的動態特性需要額外的開銷,1T-MiM儲存單元面積也要小2.4到4倍,因而透過限制潛在的泄漏電晶體閘極氧化層和擴散層面積有效地改善待機功耗。

許多SoC設計要用到大量的記憶體,但那些記憶體被分佈在許多小型模組間。對於標準尺寸的嵌入式記憶體而言,6T SRAM仍然是目前能在可製造性、性能、面積消耗和可靠性之間取得最佳平衡的產品。SRAM要求的主要變化來自於業界向電池供電行動應用的轉移。90nm以下製程的SRAM不再針對密度或性能進行最佳化,它們必須為低功耗進行最佳化,特別是要限制由漏電流引起的待機電流。

總之,隨著積體電路設計變得越來越複雜,成本也在不斷提高。一個採用先進的90nm技術設計2,000萬閘SoC成本大約為2,500萬美元,需要140位硬體設計師和170位軟體設計師。即使有了這些大型團隊,設計週期也是相同的,或者較前幾代略有減少。上市時間將成為市場表現的主要差異,將直接關係到產品的利潤空間。

為了能夠在相同或更短的時間內設計出更複雜的積體電路,並達到性能、功耗和成本等設計目標,目前的設計師需要依靠專業的第三方知識產權解決方案。在嵌入式記憶體領域,業界趨勢是推進在大型記憶體模組中使用高可靠高密度1T記憶體,同時在傳統的6T記憶體設計中更專注於低功耗問題。

新一代記憶體編譯器

SoC架構師在定義目標積體電路時,需要評估和比較許多潛在配置。可以用優秀的現成EDA工具定義不同抽象層次的邏輯。為了正確評估包括記憶體在內的整個系統性能,架構師需要知道不同配置下的記憶體行為內容。這一問題的解決方案對1T高密度記憶體和傳統的6T SRAM記憶體來說都是一樣的,即用記憶體編譯器為上千種不同的記憶體配置提供精確的面積、性能、時序和功耗評估。

新一代記憶體編譯器增加了以往只用於定製記憶體配置的功能。基於雷射-熔絲的修復、內部誤碼檢測和糾正(ECC)、同時支援1T和6T記憶體陣列等就是記憶體編譯器帶來的一些功能例子。

記憶體編譯器不再是單獨工作了,因為隨著記憶體模組複雜性的提高,這些模組的測試需求也相應有了提高。像基於雷射-熔絲的修復或ECC這種可能會限制內部節點的可觀察性和可控制性的功能是現代嵌入式記憶體可測試性的主要部份。在為全局SoC定義測試策略時,內建自測(BIST)將成為嵌入式記憶體測試的標準技術。

以前的ECC是在記憶體內部實現的,因此無法從記憶體外部直接存取ECC檢驗位元。設計師透過BIST控制器只能看到誤碼檢測和糾正過程後的結果,成的誤碼位元圖無法提供實體故障的精確圖片。用戶也不能確定真正的誤碼發生在數據位元還是檢驗位元。另外,ECC將在設計師不知道故障類型或行為的情況下修復永久或隨機的單個位元故障。

隨著SoC設計複雜度的提高,這些積體電路的價值也在與日俱增。達到最佳的良率最佳化變得越來越重要。為了獲得良率分析所需的測試資訊,必須配置BIST控制器,並使之與記憶體編譯器一起工作。必須將針對完全記憶體陣列可視性的修復策略、列擾碼或ECC直通模式等細節從記憶體編譯器傳達給BIST編譯器,因而使記憶體模組能在最終SoC設計中得到有效完整的測試。

供稿:Emerging Memory科技公司





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