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處理器/DSP  

運用數位射頻技術提升手機整合度

上網時間: 2005年12月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:TI  德州儀器  數位射頻  手機  數位射頻技術 

前言:電路板面積、耗電量和成本對於行動裝置設計日益重要,因為手機越來越像是隨身攜帶的家庭娛樂中心。今天手機所要處理的工作遠超過從前的語音電話,但使用者仍不斷要求延長電池壽命並縮小產品體積。隨著3G興起帶動資訊流量大幅增加,這股風潮還會持續加速。

手機設計人員希望在不影響電路板面積、耗電量和成本的前題下增加更多消費者想要的功能,最有可能達成此目標的方法是從手機射頻零件著手。射頻零件大都是類比元件,不但可能佔用高達五成的電路板面積,耗電量也頗為可觀;事實上,由於射頻零件所需的電路板空間實在太大,當設計人員為了整合藍芽、電視、輔助全球定位系統(A-GPS)、無線網路或其它功能而必須在手機中增加無線電電路時,總會發現除了擴大產品體積外幾乎別無選擇。另外,增加射頻零件必然會增加耗電量和成本。

要解決這個兩難困境,關鍵在於不必增加零件就能擴大手機功能的技術,而且要儘量提高核心零件的工作效率,讓手機增加很少的電路板面積、耗電量和成本就能執行更多的無線電作業。


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圖1:手機複雜性不斷升高。它們必須支援更多無線連結技術、標準和應用,卻不能犧牲電池壽命、通話時間或應用效能。

圖2:黃線部份代表的射頻收發器相關功能約佔手機電路板零件總數的三分之一。

圖3:無線電功能整合的可能選項。

德州儀器(TI)的數位射頻技術(DRP)正朝此目標邁進,它所能節省的電路板面積、耗電量和成本對無線手機設計人員意義重大。數位射頻技術的目標在於讓類比數位轉換和數位類比轉換功能儘量靠近天線,同時以數位方式執行初始濾波以外的所有處理作業。這種做法既可提高效能,又能減少約一半的無線電所需的電路板空間、矽晶片面積和耗電量。

許多設計人員選擇系統單晶片和系統級封裝(SiP)來發展無線手機。系統級封裝可將半導體元件層疊在一起以節省電路板面積,現已成為多數射頻前端電路的最佳選擇。功率放大器、表面聲波濾波器(SAW filter)、射頻開關和相關被動元件則最適合採用系統級封裝模組。另一方面,透過深次微米CMOS製程技術把射頻收發器以及系統基頻處理功能整合成系統單晶片也會帶來許多好處。將射頻功能整合至系統單晶片可以減少耗電量、成本、電路板面積和測試成本,同時提高效能、量測、手機製造和生產良率。

深次微米邏輯製程提供極高的邏輯電路密度和時脈速度,設計人員自然而然想透過系統單晶片發揮這種製程技術的優點。雖然這表示工程師可能要為深次微米CMOS製程發展新型無線電架構,但它確實替設計人員帶來許多重大好處。其中最重要的就是隨著CMOS晶圓製程技術進步而導致開關速度不斷加快,這些元件也能提高它們的取樣速率。輸入訊號的超取樣可以減少雜訊疊頻(aliasing)問題並放寬輸入電路的設計要求,設計人員可以採用更複雜的濾波技術,並且在更靠近天線的位置執行類比數位轉換。除此之外,系統單晶片的整合也能提高系統生產良率,這是因為有更多功能改由邏輯電路實作,它們不像類比射頻電路會受到參數良率損失的拖累。利用尺寸更小的先進製程技術設計無線電功能還可減少電路板空間和矽晶片面積。

數位無線電只需少數被動零件,所以只要將收發器和數位基頻處理功能整合在一起就可大幅減少電路板面積。高整合度系統單晶片的成本有時雖略高於其它簡單元件,但所需零件通常也較少,使得產品的設計、測試和除錯成本都能大幅下降。設計複雜性的降低還能加快新產品上市時間,這是高整合度元件的另一項附帶好處。

減少系統元件會讓電力需求下降,但真正大幅降低耗電量的關鍵仍在於以下兩項因素:數位邏輯的耗電量非常小,CMOS製程的功耗也遠低於其它製程,像是特殊類比元件常用的SiGe BiCMOS技術。事實上,90奈米CMOS技術早就用於實際生產,65奈米已有樣品供應,45奈米製程的發展也有一段時間;相形之下,SiGe BiCMOS還無法將電路結構微縮到如此程度,目前多數SiGe無線電元件仍在使用180奈米技術。

數位射頻的研發

數位CMOS技術是在最近幾年才將速度提高和耗電量降低至一定程度,使得射頻訊號的數位處理得以實現。利用數位技術處理射頻訊號時,時脈速度必須等於無線電頻率,例如藍芽應用的頻率就高達2.4GHz。由於個人電腦和DSP的速率早已超過此水準,設計人員現在已能將數位處理用於無線射頻零件並享受它所帶來的好處。

隨著製程技術日益精密,數位製程很容易就製造出更小的電路結構。然而無線電單元如前所述總是會有些類比電路,要將它們完全消除就必須採用全新的無線電架構,系統設計也需要適度修改。儘管如此,這些無線電通常仍很容易升級到更先進製程,因為它們的電路多半已是數位電路。

為了達到類比和射頻方塊的某些嚴苛要求,DRP設計會將類比電路實作的部份功能改為數位電路,這讓系統單晶片也能採用90奈米或65奈米的CMOS製程,廠商還能利用標準CMOS流程製造電阻和電容等類比與射頻整合所需的大部份零件,進而降低成本並提高功能整合度。

先進的技術是以銅做為連接導線,銅的良好導電性最適合將電感和電容等被動零件整合在一起。採用多層導線的新型3D電容設計可在更小面積上製造出更大電容,頂部厚金屬層不但將數位電源匯流排的IR電壓降減至最小,還能提高整合式電容的Q值。

有了速度超快的CMOS射頻零件,設計人員不再需要某些要求嚴格的類比濾波器。多數濾波器功能現在可由數位電路提供,使得功耗和晶片面積變得更小。CMOS射頻零件只需很少的電力來開啟和關閉阻抗固定的線性開關,這對於交換式電容電路、混波器、交換式電源供應、穩壓器被動元件和D類放大器的設計都有極大幫助。

取樣資料技術(sampled data techniques)是避免使用高效能被動零件的方法之一。由於取樣動作必然會導致頻率變換,訊號降頻轉換將變得更容易。只要取樣電容完成輸入訊號波形擷取,我們就能輕易將多個電荷樣本值結合在一起,例如將多個訊號波形樣本值送到同一個電容就成為簡單的移動平均濾波器。透過這種方式,設計人員不但能很容易發展出其它更複雜的FIR和IIR濾波器,還能藉由各種技巧實作類比數位轉換功能,同時利用DSP執行進一步的訊號處理。

隨著CMOS製程的開關速度加快,元件也能以更高速率取樣。輸入訊號超取樣可以減少雜訊疊頻問題和放寬輸入電路的設計要求,設計人員可採用更複雜的濾波技術、在更靠近天線的地方執行類比數位轉換、同時把更多的訊號處理作業交給數位電路,以便充份利用邏輯製程不斷微縮所帶來的各種好處。

由於65奈米對於設計規則的要求更嚴苛,製程技術因此面對許多挑戰,例如更狹窄的源極和汲極區所產生的更大寄生阻抗、更短的閘極、更小的接觸窗以及縱橫比更大的介層孔都可能導致元件效能下降。為了解決這些問題,廠商開發出許多新型矽化材料,它們可以減少接觸窗電阻、源極和汲極寄生阻抗、接觸窗阻抗和閘極阻抗,使得效能下降的情形不再出現。

DRP的未來

要為A-GPS、數位電視、藍芽、無線網路、UMTS或其它無線傳輸界面發展數位射頻解決方案並不容易,因為它們的需求不同,例如無線網路需要更大頻寬,EDGE必須使用8-PSK調變機制、寬頻CDMA對於5MHz頻帶的線性特性也有許多要求。儘管如此,先進DRP技術卻自有一套方法能在無線業界需要時克服這些挑戰。

圖4:數位收發器架構。

圖5:單晶片GSM/GRPS手機。

圖6:數位射頻提供許多優點。

更精密的製程有助於廠商為各種系統及標準發展數位射頻解決方案和單晶片解決方案,例如將DRP升級至65奈米製程的計劃早在進行中。

升級到更先進製程會帶來許多不同挑戰,解決此問題的關鍵是在研發初期就將製程技術的開發和晶片設計方法緊密結合在一起。

類比射頻不久後將從無線產業的地圖上消失,OEM廠商將開始生產更先進的手機,並透過手機所包含的多種無線電功能提供各式各樣的應用。隨著半導體廠商升級到更精密的製程,CMOS技術將成為射頻領域的主流。SiGe BiCMOS仍將用於雷達或某些微波系統等高效能設備,行動通訊基地台也可能繼續採用這種製程技術。

我們預期射頻電路將成為CMOS製程技術的重要推力,不斷微縮的製程技術會使得射頻雜訊處理、隔離和被動零件效能日益重要。邏輯閘的密度和速度也會是CMOS製程發展的重要動力。

許多手機必須內建多種無線電才能提供消費者所期盼的功能,DRP顯然是它們未來應走的道路。軟體定義無線電對於高效率使用無線電零件和減少無線電數目固然重要,但電路板面積才是促使廠商整合射頻功能的主要因素。此外,耗電量和成本考量也會讓類比射頻製程更快地淡出舞台。

不同設計人員可能選擇不同的整合方式,例如短期內先將收發器與類比或數位零件整合在一起;但就長期而言,無線訊號的所有處理作業最終仍將以數位方式進行。接收訊號會先通過天線、開關和濾波器,然後由取樣電路對低雜訊放大器的輸出訊號進行取樣,此部份或許還會用到某些混合訊號處理,但之後所有功能就全是數位技術的天下。

作者:Bill Krenik

Peter Rickert

Texas Instruments




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