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Cadence將推具有良率意識的流程工具

上網時間: 2005年12月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:Yield  Encounter GXL  良率  實體設計  RTL整合工具 

Cadence Design Systems近日將推出具有良率和變量意識的實體設計套件SoC Encounter GXLRTL整合工具的增強版本RTL Compiler GXL以及Conformal Low Power GXL。儘管該公司承認,大多數的設計人員並不會購買此類高階工具,但仍強調其高階Encounter GXL系列工具是一種針對65奈米及以上、具有「良率意識(yield aware)」的IC執行流程,適用於少數但大規模應用的設計。

Cadence行銷副總裁Eric Filseth指出,「我們鎖定的是金字塔的最高層──非常尖端的領域,也許只占所有設計百分之幾,但他們傾向於更大規模,速度也更快的應用。」

SoC Encounter GXL提供設計流程多個階段的良率分析和最佳化。它提供多模式和多邊界時序分析,最終將包含全靜態時序分析。據該公司稱,它還具有是業界首創的時脈網格整合能力。

GXL需要代工廠提供額外的資訊,包含針對良率特色化的單元庫。Filseth表示,Cadence正與幾家IDM合作以獲得這種資料。GXL系列還增強了Cadence的RTL Compiler整合產品,包括實體佈局估計、自動重新定時、由上而下的低功率分區、多作業模式的協同整合和針對多CPU執行的超執行緒功能。

該GXL系列產品已上市。Cadence未來將再推出電壓最佳化的GXL版本。(原文連結處:Yield-aware flow launches)

(Richard Goering)





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