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無效率設計─65奈米世代的新概念

上網時間: 2005年12月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC設計  無效率設計  65奈米  Design for inefficiency  電腦輔助設計國際會議 

IC設計進入到65奈米以及45奈米世代,我們赫然發現最大的優勢可能不在於充裕的閘門數量或功率的節省,而是它讓我們享有無效率設計(Design for inefficiency)的餘裕,進而找出製程中全新的設計方法和架構。

Richard Goering

的確,‘無效率設計(design for inefficiency)’聽起來可不是個偉大的口號。但是,讓我們來想想這個問題:既然設計人員有這麼多可用的電晶體和邏輯元件,其實已經沒有必要將每個電晶體都使用到極限,若是這樣,那麼設計師該做些什麼呢?

首先,他們可以利用高階、自動化的C語言合成來快速設計晶片。是的,可能會有一些晶粒面積太大或邏輯閘使用率較低的問題,但對於許多應用來說,這些顧慮在奈米級是不會構成問題的。只要符合功率和性能需求,設計人員最重要的事情是比競爭對手更早一步將新產品交到客戶的手中。

他們還可以考慮非同步架構的設計方式。在最近舉行的電腦輔助設計國際會議(ICCAD)上,卡內基美隆大學電機與電腦工程系副教授Seth Goldstein指出,非同步電路設計沒有時序收斂的問題,可消除全局時脈並可容忍參數的變異。雖然這種設計方式得到的面積可能比同步電路大2到6倍,但Goldstein說,“突然間我們在奈米級就得到了那些元件。”

在65奈米節點以後,所有種類的可編程架構都有可能獲得更蓬勃的發展。以FPGA來說,雖然它的面積效益劣於ASIC,但將會因為擁有足夠的閘數量,而被更多種應用所採用。而可利用高級抽象來快速編程的可重配置架構(Reconfigurable architecture),將會變得更為可行。正如Goldstein在ICCAD上指出的,可重配置電路能夠容錯、降低製造費用,並縮短上市時間。

在電路級,在虛擬的柵格內放置電晶體和觸點是減少製程變異影響的方式之一。如果不用擔心裸片上的空間被使用殆盡,可簡化設計與製造的簡單、規律性佈局,將會更容易實現。

首批採用65、45、32奈米製程技術的技術領先業者可能會擔心,如何將晶片中的每一個邏輯閘發揮最大限度。但對技術追隨者來說,這些主流的設計可能會更關心上述這種快速得到結果 (quick-and-dirty)的設計方法,因為他們不用擔心會‘浪費’電晶體。

這種主流的設計概念將會為IC和系統設計開啟新的樂章。它們將為EDA世界構築新的挑戰,包括針對高階合成、非同步設計、可編程及可重新配置架構等各種工具。據我們所知,RTL設計的重要性將隨著矽晶微縮而逐漸衰退。當真正的奈米技術IC設計展開時,包括奈米碳管、單電子電晶體、DNA自組裝等全新的科技,我們所面對的設計問題將是:如何從極其便宜又源源不竭的元件材料中,快速地設計出一件有用的東西。

作者:Richard Goering是EE Times的設計自動化專欄主編。




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