Global Sources
電子工程專輯
 
電子工程專輯 > 處理器/DSP
 
 
處理器/DSP  

高速數據轉換系統對時脈和數據傳輸的性能要求

上網時間: 2005年03月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:Nyquist  GSPS  ADC  類比數位轉換器  取樣抖動 

超高速數據轉換對系統設計師提出了很多的挑戰,這是一種真正的混合訊號環境,在這種環境中所有的子電路必須被認真地考慮,以ADC實現最佳的動態性能。透過使用現成的元件可以經濟地實現滿足低抖動要求的時脈系統。

隨著今天類比數位轉換器的數據轉換採樣速度已達到GSPS,系統需要能夠支持如此高的轉換速度,類比元件必須產生和放大高頻訊號。除了類比訊號路徑外,設計師必須完全瞭解採樣時脈和高位元率數據獲取電路的知識。訊號路徑設計師將為這兩個關鍵的方面提供建議方案,以下的資訊與需要高性能ADC的系統緊密相關。

圖1:PLLVCO時脈系統。

時脈源

在高速數據轉換系統中一個最重要的子系統是時脈源,這是因為時脈訊號的時序準確性可以直接影響ADC的動態特性。為減少這種影響,ADC時脈源必須表現出非常低的時序抖動或相位噪音。如果在選擇時脈電路時沒有考慮到這種因素,無論前端類比電路或者ADC的品質有多高,系統可能表現出很差的動態性能。優良的時脈將總能在精確的時脈間隔內出現時脈沿的轉換。實際上,時脈邊沿到達的時間間隙總是在不斷變化的,這種時序的不確定性帶來的結果是採樣波形的訊息噪音比會受到數據轉換過程的影響。

可以容忍的最大時脈抖動為抖動噪音超過量化噪音(1/2LSB)前的時脈抖動。這可以用以下公式定義:

如果優化輸入電壓(VIN)使之等於ADC的輸入電壓範圍(VINFSR),則抖動將成為ADC解析度(N位元)和被採樣的輸入頻率(fin)的因子。

對於達到奈奎斯特速率(對於1GSPS轉換速率為500MHz)的輸入頻率,總的抖動要求是:

這個值代表了來自所有抖動源的總抖動。ADC元件本身導致的一個抖動源稱為取樣抖動(aperture jitter),這是輸入採樣和元件的保持電路相關的一種時序不確定性,在確定時脈源允許的最大時脈抖動時,必須考慮這種不確定性。

圖2:典型的LVDS電路。

時脈電路抖動=(Tj(rms)2-(ADC(取樣抖動)2))1/2

以ADC08D1000為例,取樣抖動在數據手冊中的值為0.4ps,這個值將ADC時脈的抖動標準限制到-1.1ps。

然而,當用在數據轉換系統中時,將振盪器的性能數據與規範要求簡單地匹配或許並不足以獲得期望的結果。這是因為頻率分量也扮演著重要的作用。因此,用頻譜分析儀來對時脈訊號進行檢查很重要,並確保與基本頻率相關的能量沒有在很大的範圍內擴展。延伸到更高頻率的突波雜訊可能很明顯,也將會對性能產生直接的影響。

圖1顯示了針對ADC08D1000的推薦時脈電路,由一個鎖相環元件(LMX2312)連接到可變電感壓控振盪器(VCO)組成。PLL和VCO維持達到奈奎斯特輸入頻率ADC08D1000要求的訊息噪音比(46dB)。

數據獲取

對訊號進行高頻(1GSPS及以上)採樣意味著轉換所產生的數位輸出數據必須儲存起來,或者至少快速地轉移。處理每秒超過一億次轉換的兩個關鍵問題是系統中數位元件之間的訊號完整性,以及每個時脈週期數據轉移的速度。

為使數位輸出訊號完整性最大化,高速ADC使用低電壓差分訊號(或者LVDS)傳輸(見圖2)。

LVDS訊號傳輸方法的主要優點是以非常低的功率預算實現高數據速率,對每個將透過一個電路板或者電纜傳輸的分離訊號採用兩條連線來實現這種低功耗。每條線上的電壓變化的方向互相相反,且與像CMOS或者TTL這樣的單端訊號相比訊號的強度比較小(一般為350mV)。這是因為差分電路固有的抗噪音能力,因此可以使用低電壓擺幅訊號。這反過來意味著訊號頻率可以更快,因為訊號的上升時間更短了。

電路板上傳輸差分波形的訊號線應該設計成具有100Ω的特徵阻抗(LVDS標準所定義的值),這些線在接收器端用100Ω的電阻來進行端接以與線路匹配。透過發射器電路上的電流源在100Ω的電阻上流過3.5mA的電流,產生一個訊號電壓,提供350mV的訊號擺幅,供接收電路檢測。

圖3:FPGA數據獲取架構結構圖。

高速發送數據只是問題的一半,還需要考慮將數據儲存在記憶體陣列中以作後續處理。ADC對其每個通道提供一個解多工的數據輸出。元件不是提供一個執行在等於採樣速度的單一8位元匯流排,而是同時在兩個8位元數據匯流排上輸出兩個連續採樣。這種方法將數據速率減半,但是增加了數據位元數,對於一個1GSPS的採樣速率,來自ADC的轉換數據輸出速度為500MHz。即使在這種降低的速度下,大多數分離式記憶體或者FPGA內部記憶體在可靠獲取這個數據上也存在問題。因此使用DDR非常有利,因為DDR在時脈的上升和下降沿都輸出數據。儘管數據速率對於DDR訊號傳輸來說不變,時脈頻率減半,達到更便於管理的250MHz,這個頻率在CMOS儲存電路的範圍內。在數據能保存在記憶體之前,需要在輸入到FPGA元件中間採用一個數據鎖存器對。第一個鎖存器使用同步數據時脈,而第二個鎖存器使用180度異相的時脈,或者反向數據時脈(見圖3)。

為簡化這種時脈要求,FPGA帶有一種以PLL(鎖相環)或者DLL(延遲鎖定環)形式實現的數位時脈管理器。這些元件允許在內部產生時脈訊號,這些時脈訊號能與輸入時脈訊號鎖定,提供相位延遲間隔為0、90、180和270度。這種時脈管理功能允許DDR時脈方案透過提供一種精確的180度移相時脈來有效工作。這反過來允許輸入數據與下降沿同步,以能可靠地獲取到數據鎖存器中。

在鎖存之後,輸入數據可以被傳輸到FIFO記憶體或者Block RAM。在這裡,數據可以以很低的速度輕易地被系統微控制器獲得,以進行獲取後的處理。

作者:Ian King

應用工程師

美國國家半導體公司




投票數:   加入我的最愛
我來評論 - 高速數據轉換系統對時脈和數據傳輸的性...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首