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邁向多處理器SoC時代的晶片上網路技術

上網時間: 2006年03月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:Flit  流量控制單位  FPGA  現場可程式邏輯閘陣列  IP 

STNoC是一項非常先進的低成本晶片上網路技術,因為能夠提供最佳化的結構、出色的性能和模組化設計,這項技術將會在實現多處理器系統單晶片上發揮重要作用。STNoC拓樸(Spidergon)基於三個基本組件:一個標準化的網路介面、一個帶少量緩衝記憶體的高性能蟲洞路由器(wormhole routing)和一個實體通訊鏈路。Spidergon採用類似於OSI的由四個網路層組成的通訊協議堆疊:實體層、數據層、網路層和傳輸層。

系統單晶片(SoC)技術為開發新的先進的工程產品和市場構想帶來了令人興奮的機會。摩爾定律顯示,CMOS的整合度將會連續不斷地提高。因此,提供新的設計方法和工具,滿足日益提高的系統複雜性、優異的性價比和產品上市時間短的需求,是擺在電子設計自動化業者面前的一個巨大挑戰。例如,半導體國際技術發展藍圖組織預估,到2010年,多處理器系統單晶片(MPSoC)將整合多達數十億電晶體,操作頻率達數GHz、而工作電壓則低於1V。MPSoC包括多個儲存組件、通用CPU和專用核心(如數位訊號處理器或超長指令集核心)等處理器單元和嵌入式硬體(如FPGA或音視訊編解碼器等專用知識產權模組),這些元件將透過一個複雜的通訊結構相互連。

圖1:ISO-OSI參考模型。

為了解決SoC日益提高的複雜性問題,傳統的晶片上匯流排架構必須不斷地改進。這意味每個IP模組的匯流排介面必須經常修改,而這會造成新的SoC解決方案上市時間延長。此外,儘管深次微米技術提高了金屬層的數量,但是典型金屬線的阻容延遲也隨每一代製造製程而提高。因為阻容延遲、晶片工作頻率、晶片大小和普通互連線的共同影響,SoC延遲、功率和面積等各項要求中晶片上匯流排的影響最大。

晶片上網路模型

雖然長遠看來晶片上光通訊技術的前景很好,但就中短期而言,業界一致看好全新的晶片上互連架構,這種稱為晶片上網路(NoC)的技術能夠降低SoC的價格和功耗,並能提高系統的性能和可伸縮性。NoC技術以成本低廉的點對點封包架構取代了傳統的匯流排架構,封包架構整合了一個類似開放系統互連(OSI)的分層網路協議堆疊。如圖1所示。

協議層透過詳細定義的介面相互作用,為編程人員提供了一個通訊框架的抽象概念。協議堆疊隱藏了下層的實體層深次微米技術問題,使網路服務如服務品質機制得以高效實現。在這種設計流程中,經過驗證的IP模組經過配置,可以透過自己的NoC介面與其它SoC組件通訊。

圖2:STNoC實現ISO-OSI協議層的方法。

自2000年起,很多科研院所提出了各種各樣的創新的晶片上網路架構,這些研究機構包括Bologna、KAIST、KTH、LIP-6、MIT、UCSD、Manchester、Stanford、Tampere和Technion以及飛利浦研究實驗室、意法半導體和VTT技術研究中心等產業研究實驗室。雖然目前的研究報告聲稱,新的晶片上網路架構對未來的MPSoC極具吸引力,但是有很多細節問題還尚未解決。例如,選擇適合的拓樸、路由選擇和流量控制策略、佇列管理策略、數據封包/消息格式和端到端的網路服務類型。

由於減少了網路緩衝記憶體數量,數據封包的延遲與原始端和目的端之間的距離無關,蟲洞路由廣泛用於NoC通訊。數據封包被分解成流量控制單位(flit),然後,流量控制以一個一個的flit為單位執行。像ISO-OSI參考模型一樣,NoC設計採用了一個普通的通訊分層方法。

1. 實體層是指傳播和變換資訊的纜線和電路(驅動器、中繼器和佈線);

2. 數據鏈路層能確保即使在實體層不可靠的情況下也能可靠地傳輸數據,並處理媒介存取問題(共享或競爭);

3. 網路層與拓樸和路由機制相關;

4. 傳輸層負責端到端服務和數據分段與重組;

5. 最後,應用層作為適配層起到揭露硬體及作業系統的調用並實現可靠的網路服務的作用,例如,透過適合的平行編程模型,分佈式共享記憶體或消息傳遞。

ST晶片上網路方法

ST的晶片上網路(STNoC)方法遵循普通的晶片上網路方法。透過採用規則的拓樸,挖掘IP的重覆使用率,利用模組化方法以及網路分層實現的多個抽象層,ST的方法可望為現有的系統單晶片和未來的多處理器系統單晶片提供最佳的性價比。STNoC是目前ST系統單晶片正使用的互連技術STBUS的升級產品。這意味著STNoC技術向後相容STBUS,也就是我們可以融合匹配STBUS和STNoC技術,使客戶可以完全重新使用現有的IP。如圖2所示,STNoC利用三個普通組件構成了一個專利拓樸(Spidergon)。

圖3:普通網路拓樸實例。

1. 網路介面(NI)透過把子系統的交易轉換成在晶片上網路內傳輸數據封包的方式連接各個IP模組,NI還能使與網路相關的屬性對傳輸層來說是不可見的,以提高IP的重覆使用率,能縮減MPSoC的設計時間。

2. 路由器負責在ST的Spidergon NoC拓樸內高效可靠地傳輸以flit為單位的數據封包。STNoC路由器實現網路層、數據鏈路層和實體層,在傳輸延遲和傳輸速率方面提供‘盡力而為’和QoS級的網路傳輸。

3. 實體鏈路負責路由器和/或網路介面之間的實際訊號傳播。實體鏈路技術的選擇,例如串列還是平行、同步還是非同步,這些問題需要在晶片區域內的時脈訊號分佈、晶片上佈線和所需的晶片面積之間做出均衡考慮。

STNoC拓樸

NoC拓樸的選擇對MPSoC性價比具有很大的影響。為了縮短各種應用的設計和驗證時間,各大研究機構和廠商紛紛提出了具有高效緩衝記憶體管理、流量控制和路由機制的普通規則拓樸。

圖3回顧了以前提出的NoC拓樸實例。這些拓樸的相互比較通常是以理論上影響路由成本和性能的衡量標準為基礎的,例如節點數量、邊的數量、頂點數量、網路維度、網路大小粒度、網路直徑、平均距離、網路中分寬度,以及針對普通通訊模式的嵌入屬性。

Spidergon NoC拓樸可望在理論衡量標準與最後的性價比之間實現最佳平衡,並將SoC市場的商業實際要求考慮在內。Spidergon拓樸基於一個雙向環形結構,增加了每個節點與其對角鄰點的交叉線。因此,每個到達非目的地的數據封包都會順時針、逆時針或交叉轉發到最終的目的地。如圖4所示,Spidergon拓樸可以轉換成一個實用的低成本晶片上網路設計(單交叉)。

Spidergon拓樸是鏈路數量相對較少、大小粒度(叫做網路擴展性)?定(等於2)的頂點對稱的拓樸。維度較高的拓樸如2d-mesh或2d-torus沒有太大的優勢,這是因為小的非方形不規則網路(10到100個NoC節點)以及實用的非隨機NoC應用流量(如多媒體流量)的相對確定性映射降低了系統性能。

圖4:Spidergon概念上的精美圖案轉換成了低成本的晶片上網路設計。

因此,考慮到全面的驗證和對設計空間的探討,包括成本、功率和理論對應用性能的衡量標準,我們預計Spidergon NoC將能實現從今天的SoC整合產品發展到未來的複雜MPSoC應用,提供性價比越來越高的並不會影響產品上市時間的產品。

本文小結

市場、應用和技術發展向SoC設計提出了新的挑戰。封包交換的NoC針對未來MPSoC的應用在各種需求之間實現了重要的成本效益的平衡,被預見為目前的SoC匯流排的自然升級技術。

STNoC由標準的網路介面、高性能蟲洞路由器和實體通訊鏈路三個基本組件構成,網路結構採用ST專有的Spidergon NoC拓樸。因此,STNoC支援一個由實體層、數據層、網路層和傳輸層四個協議層組成的類似於OSI的通訊協議堆疊。

Spidergon NoC拓樸是一個規則的頂點傳遞的弦環結構。因此,所有節點都能從全局了解網路,能夠為網路提供基於虛擬電路的簡單的、本地路徑最短的路由和調用。此外,對於實用的網路大小,在鏈路數量、直徑、平均距離、大小粒度(僅2個)和用於映射MPSoC應用流量的嵌入屬性方面,Spidergon拓樸的性價比也高於網格或環面拓樸。

作者:Marcello Coppola

先進系統技術部

Carlo Pistritto

高性能計算部

意法半導體公司




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