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FPGA可能突破高功耗障礙嗎?

上網時間: 2006年04月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:電壓調節  voltage scaling  功率閘限  power-gating  功率監控映射 

功率議題在2006年FPGA研討會上成為一大關注的焦點;特別是許多產業觀察人士也都認為,高功耗也許是限制FPGA可被廣泛使用的最大障礙。

在這次以研討會上, Xilinx公司的一位研究人員表示,將FPGA建構在用於行動與以電池供電為主的應用上,就技術上來說是可行的。但與會者們也指出,要在功率降低與其所帶來的權衡取捨之間找到適切的平衡點非常困難。在一次針對‘功率扼殺了FPGA嗎?’為題的小組討論上,與會者一致認同ASIC仍然較FPGA更具有壓倒性的功率優勢。

由Xilinx的研究人員Tim Tuan所發表的一篇文章,描述了Xilinx根據該公司的Spartan 3結構為基礎而建立一個低功率架構的研究計劃。這款名為Pika的低功率架構具備了電壓調節功率閘限、低漏功率配置記憶體和睡眠模式等最佳化技術;相較於基本的Spartan 3,據稱該架構的主動功率可降低46%,待機功率降低99%,但其性能卻可能因而折損27%、面積也會增加40%。

“顯然地,功耗是阻礙FPGA滲入到廣大消費性應用的頭號因素”,Gartner Dataquest公司的分析師Bryan Lewis表示。“如果Xilinx的這種低功率訴求得以實現量產的話,將有助於大幅提高FPGA未來的市場覆蓋率。”

不過,以性能和面積作為犧牲的代價是否值得呢?該會議因此提出了一些更為折衷的方案,例如目前用於Altera公司的Quartus工具中,作為實現嵌入式RAM模組的功率監控映射(power-aware mapping)之技術。據Altera公司和美國麻州大學的研究人員所述,這種方案可降低21%的記憶體動態功率與7%的總體動態功率,而其性能和邏輯方面僅犧牲約1%。

長期以來,設計者都知道FPGA的功耗遠高於ASIC許多,但一直缺乏量化數據。加拿大多倫多大學的一位博士研究生Ian Kuon在一篇論文中探討了二者之間的差距究竟有多大。該文作者採用了多種RTL測量基準來比較90奈米的Altera Stratix II建置方案與意法半導體公司的90奈米CMOS標準單元ASIC建置方案;這些方案所使用的工具流程包括合成、佈局佈線。而其測量基準則來自www.opencores.org網站的開放來源設計與多倫多大學的研究計劃。

研究者發現,以各種基準測量,Stratix FPGA的動態功率平均大12倍。無論使用模擬或切換測試來運算結果沒什麼差別,但利用FPGA上的硬體模組時,其差距值則稍微減少。

靜態功率則更為複雜。Kuon指出,對於FPGA而言,這個差距值更大到5.4∼87倍,取決於製程、電壓和溫度條件而定,因此更難以得出可靠的測量值。這篇文章還提到,FPGA建置方案的面積則平均多了40倍,延遲也高約2∼5倍。

Xilinx公司的Tuan表示,低待機功率對於行動應用至關重要,且這一類行動應用所需的IC理想上其功耗應該小於1mA,然而FPGA卻可能消耗10∼500mA。他認為,Pika便可消弭這種差距,而使FPGA能符合行動裝置等以電池供電的產品可接受的範圍。

研究階段

Tuan強調,Pika目前仍僅止於研究計劃,然而並不意味著Xilinx即將推出相關產品。據他解釋,還必須確定這種面積增加(因而成本增加)的架構是否具有實際的市場需求。

在Xilinx的這篇文章中,‘主動’功率是指電路運作時的動態功率和泄漏功率。‘待機’功率則指電路閒置時的泄漏功率。Tuan表示,在Spartan 3中,佈線佔了62%的主動功率與36%的靜態功率;靜態功率中更大的因素是佔44%的配置SRAM。

Pika所採用的技術之一是電壓調節。研究者選擇1V作為核心操作電壓,因而降低了30%的主動功率和40%的待機功率,而其性能則犧牲了15%。

Xilinx的研究團隊發現,利用中氧(midoxide)高壓電晶體可以大幅度降低配置SRAM的功率泄漏。Tuan認為這是可能的,由於配置記憶體在正常操作下不轉換,而使得運作速度變得較慢;其結果是:在沒有性能損耗的前提下,SRAM泄漏功率降低了兩個數量級。

Pika還廣泛使用了功率閘限技術,把功率電晶體作為標頭(header)或標尾(footer)來切斷未使用模組的泄漏電流。而一個亟而待決的重要問題是粒度(granularity),以及Xilinx決定在單獨的單元級(tile level)(一個單元包括一個配置邏輯模組及其佈線)上應用功率閘限技術。利用中氧功率閘級,該架構可以減少10倍的泄漏,而其代價是性能降低10%。

Pika

最後,Pika還提供了一個‘睡眠’模式,由一個專用的接腳所啟動,並能停止所有的功率閘限運作。一種部份睡眠模式(partial sleep mode)讓用戶可以定義必需保持活動狀態的任意單元配置。配置記憶體保存必要的電路狀態,Pika就可以在100奈秒內從待機模式下快速啟動。

Tuan提到, Pika方案的優勢之一是它使用現有的EDA工具及流程。利用更好的佈局規劃和佈線技術,可使整體面積犧牲減少到40%以下,對此他深具信心。

“Xilinx討論的每一件事都得以實現,”Altera公司多倫多技術部門總監Vaughn Betz表示。“他們目前所使用的是半導體產業所週知且被認可的技術。不過,經濟上是否可行還是一大問題。”

Betz認為,雖然大幅度降低泄漏功率是可能的,但動態功率卻更為棘手。他指出,用於電池供電應用的FPGA必須很小,否則它們會耗費太多的動態功率。然而,他也注意到小型FPGA並無法帶來大量的收入。

Betz表示,Altera公司在其Quartus軟體中提供了功率最佳化的功能,並支援各種類型的功率閘限。他指出,Quartus所使用的最佳化技術之一是使時脈週期期間處於活動狀態的RAM數目最小化。有關該技術的描述見諸Altera和麻州大學聯合發表的文章,該文介紹了一系列功率監控、邏輯到實體RAM的映射演算法,能夠藉由選擇最佳的映射方式,而把RAM動態功率減至最小。該文作者發現,要最小化嵌入式記憶體動態功率的最佳之道是在無須存取記憶體埠時,即停止使用相對的時脈啟動訊號。因此,有效地利用RAM埠的時脈啟動,便可使動態活動最佳化至最小。

與此同時,溫哥華卑詩大學的一篇文章研究了FPGA時脈網路中的彈性、面積和功率方面的權衡折衷。博士研究生Julien Lamoureux發現,由於FPGA時脈網路在每一個時脈週期進行切換,顯著地影響了功率。

這篇論文中描述了一個參數化的時脈網路,以及彈性、面積與功率的實驗比較。其中的一項結論是:功率取決於使用了多少時脈,而非電路中存在著多少時脈來源。另一個結論是,增加時脈區域數通常可以降低面積和功率。

加州大學洛杉磯分校(UCLA)電腦科學系系主任Jason Cong認為,FPGA研究人員應該考慮到的一種功率降低技術是在可程式控制之下的多個電壓島(voltage island)。

在該小組討論上,針對FPGA在功耗方面的表現仍將遠落後於ASIC這一觀點,兩組成員爭執不休。“FPGA的耗能要比ASIC多20倍以上,而這是無法透過製程尺寸的縮小來改善的。” eASIC公司的科學家Zeev Wurman表示,“在降低功率方面,無論FPGA能夠做到什麼程度,ASIC都會比它做得更好。”

LSI Logic公司的一位工程師 Gary Delp提到,FPGA的佈線電容器是ASIC的10∼100倍,並具有更大的佈線線軌和大量在電路運作時未用卻仍然產生泄漏功率的電晶體。

Xilinx的Tuan則指出,“若你要求最低的功率,你應該採用客製化設計或ASIC。但如果你需要可程式性,FPGA則是最具能效的可程式解決方案。”

Betz附和這個看法並表示,FPGA具有比DSP或處理器更好的功效。

Tuan 認為,“FPGA的功率最佳化才剛剛開始。我們沒有低功率FPGA的原因並非它做不到,而是因為市場還沒有這種需要。”

Betz表示,90奈米以上的FPGA功率並沒有受到製程尺寸微縮的影響。“在90奈米時所產生的變化,將無法再變回原貌了。目前我們正處於一個功率越來越受限的世界。”這意味著功能加倍的元件卻能保持不變的功耗,他解釋。

加州大學柏克萊分校教授Jan Rabaey表示,許多降低功率的技術在一般的結構中更容易實現。“我相信FPGA可能成為功率問題的解決方案。”他如是說。

作者:葛立偉




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