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Altera的Quartus II 6.0支援SDC格式

上網時間: 2006年05月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:Altera  Quartus II  FPGA  Synopsys  ASIC 

Altera日前宣佈,全新的6.0版Quartus II軟體將包含首款由FPGA供應商提供的時序分析工具TimeQuest時序分析儀,為Synopsys設計約束(SDC)時序格式提供直接支援。新版軟體還包括擴展的團隊設計功能,符合高密度90nm設計要求,同時滿足了客戶對更高密度FPGA的需求。

TimeQuest時序分析儀是全新的ASIC功能時序分析工具,能協助使用者對時序約束較複雜的設計進行建立、管理和分析操作,例如時脈多工設計和來源同步介面等,使用者還可以迅速完成高級時序驗證。目前Quartus II軟體6.0訂購版已開始提供TimeQuest時序分析儀。

而支援擴展的團隊設計則包含工程管理器介面,用於頂層設計的資源管理和時序預算。此外,工程管理器介面還支援設計人員管理模組間的時序約束,以實現最佳性能。這一新特性支援團隊在高密度FPGA設計上的協同合作,從而提高了團隊效率,增強了設計模組之間的性能。這一特性建立在Quartus II軟體5.0中首次導入的漸進式編譯設計特性之上。

另外,Quartus II軟體6.0版還支援SystemVerilog,透過對IEEE 1800-2005標準的SystemVerilog語法硬體描述和驗證語言設計結構的支援,實現了速度更快的暫存器傳送等級(RTL)。增強的I/O接腳規劃器可簡化接腳分配;而支援擴展的電路板層級設計則提供Stratix II單端輸出HSPICE模型,實現效率更高的電路板模型。




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