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台積電宣佈其65奈米製程已邁入量產階段

上網時間: 2006年05月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:台積電  台積公司  TSMC  DFM  65奈米 

台積電(TSMC)於日前在美國矽谷舉行的技術研討會上宣佈,該公司65奈米低耗電量(Low Power)製程技術已經通過驗證,並正式邁入量產階段。該公司表示,目前已有多家客戶產品使用台積電65奈米低耗電量製程技術進行量產;該製程號稱可提供更高的整合性、晶片效能以及低耗電量等優勢。

台積電表示,該公司採用12吋晶圓生產的65奈米製程技術,是連續第三代同時採用銅製程及低介電質技術。此一製程使用九層金屬連線,運作電壓為1伏特或1.2伏特,輸入/輸出電壓為1.8伏特、2.5伏特或3.3伏特。與先前一代的90奈米製程技術相較,65奈米製程技術的標準元件密度增為兩倍;六電晶體存取記憶體(6T SRAM)以及嵌入式單晶體動態隨機存取記憶體(1T embedded DRAM)的元件面積亦顯著縮小。

此外台積電亦可提供混合信號製程及射頻製程以支援類比及無線產品應用;提供嵌入式高密度記憶體製程支援邏輯及記憶體製程整合;另外也提供電子熔線(electrical fuse)製程,以滿足客戶晶片加密的需求。該公司稍早前亦宣佈可透過設計支援產業生態環境(Design Support Ecosystem),提供客戶符合可製造性設計(DFM)的65奈米晶片設計相關產品與服務、設計參考流程6.0版(Reference Flow 6.0)以及相關元件資料庫及矽智財,以縮短產品設計時程。




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