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PCB電源供電系統的分析與設計

上網時間: 2006年06月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:PCB  電源供電系統  power delivery system  PDS  IR壓降 

目前,在沒有徹底掌握晶片、封裝結構及PCB電源供電系統特性時,高速電子系統的設計是很難成功的。事實上,為了滿足更低的供電電壓、更快的訊號翻轉速度、更高的整合度和許多越來越具有挑戰性的要求,很多領先的電子設計公司在產品設計過程中為了確保電源和訊號的完整性,對電源供電系統的分析投入了大量的資金,人力和物力。

電源供電系統(PDS)的分析與設計在高速電路設計領域,特別是在電腦、半導體、通訊、網路和消費電子產業中正變得越來越重要。隨著超大規模積體電路技術不可避免的進一步等比縮小,積體電路的供電電壓將會持續降低。隨著越來越多的生產廠家從130nm技術轉向90nm技術,可以預見供電電壓會降到1.2V,甚至更低,而同時電流也會顯著地增加。從直流IR壓降到交流動態電壓波動控制來看,由於允許的噪音範圍越來越小,這種發展趨勢為電源供電系統的設計帶來了巨大的挑戰。


圖1:PCB上一些常見的會增加電流路徑阻性的實體結構設計。

PCB電源供電系統設計概覽

通常在交流分析中,電源地之間的輸入阻抗是用來衡量電源供電系統特性的一項重要觀測量。對這個觀測量的確定在直流分析中則演變成為IR壓降的運算。無論在直流或交流的分析中,影響電源供電系統特性的因素有:PCB的分層、電源板層平面的形狀、零組件的佈局、過孔和接腳的分佈等。

電源地之間的輸入阻抗概念就可以應用在對上述因素的模擬和分析中。如電源地輸入阻抗的一項廣泛應用是用來評估板上去耦電容器的放置問題。隨著一定數量的去耦電容器被放置在板上,電路板本身特有的諧振可以被抑制掉,因而減少噪音的產生,還可以降低電路板邊緣輻射以緩解電磁相容問題。為了提高電源供電系統的可靠性和降低系統的製造成本,系統設計工程師必須經常考慮如何經濟有效地選擇去耦電容器的系統佈局。

高速電路系統中的電源供電系統通常可以分成晶片、積體電路封裝結構和PCB三個實體子系統。晶片上的電源柵格由交替放置的幾層金屬層構成,每層金屬由X或Y方向的金屬細條構成電源或地柵格,過孔則將不同層的金屬細條連接起來。

對一些高性能晶片,無論核心或是IO的電源供電都整合了很多去耦單元。積體電路封裝結構如同一個縮小了的PCB,有幾層形狀複雜的電源或地平板。在封裝結構的上表面,通常留有去耦電容器的安裝位置。PCB則通常含有連續的大面積電源和地平板、一些小型分離式去耦電容器元件,以及電源整流模組(VRM)。另外,接合線、C4凸點、焊球則把晶片、封裝和PCB連接在一起。

圖2:Sigrity PowerDC計算所得電源板層上的電流分佈。

整個電源供電系統要保證為各積體電路元件提供正常範圍內穩定的電壓。然而,開關電流和那些電源供電系統中寄生的高頻效應總是會導入電壓噪音。其電壓變化可以由下式計算獲得:

此處ΔV是在元件處觀測到的電壓波動,ΔI是開關電流。Z是在元件處觀測到的整個電源供電系統電源與地之間的輸入阻抗。為減少電壓波動,電源與地之間要保持低阻抗。在直流情況下,由於Z變成了純電阻,低阻就對應了低的電源供電IR壓降。在交流情況下,低阻能使開關電流產生的瞬態噪音也變小。當然,Z必須在很寬的頻帶上保持很小。

注意到電源和地通常用來作為訊號迴路和參考平面,因此電源供電系統與訊號分佈系統之間有著很緊密的關係。然而,由於篇幅的限制,同步開關噪音(IO SSO)導入的電源供電系統的噪音現象和電流迴路控制問題將不在這裡討論。以下幾節將忽略訊號系統,而單純注重電源供電系統的分析。

直流IR壓降

由於晶片的電源柵格(Power Grid)的特徵尺寸很小(幾微米甚至更小),晶片內的電阻損耗嚴重,因此晶片內的IR壓降已經被廣泛地研究。而在下面幾種情況下,PCB上的IR壓降(在幾十到幾百毫伏的範圍內)對高速系統設計同樣會有較大的影響。

電源板層上有Swiss-Chess結構、Neck-Down結構和動態佈線造成的板平面被分割等情況(圖1);電源板層上電流通過的元件接腳、過孔、焊球、C4凸點的數量不夠,電源平板厚度不足,電流通路不均衡等;系統設計需要低電壓、大電流,又有較緊的電壓浮動的範圍。

圖3:包括和不包括電源整流模組的平板對輸入阻抗。

例如,一個高密度和高接腳數的元件由於擁有大量的過孔和反焊盤,在晶片封裝結構及PCB的電源分配層上往往會形成所謂的Swiss-Chess結構效應。Swiss-Chess結構會產生很多高阻性的微小金屬區域。根據,由於電源供電系統中有這樣的高阻電流通路,送到PCB上零組件的電壓或電流有可能會低於設計要求。因此一個好的直流IR壓降類比模擬是估計電源供電系統允許壓降範圍的關鍵。透過各種各樣可能性的分析為佈局佈線前後提供設計方案或規則。

佈線工程師、系統工程師、訊號完整性工程師和電源設計工程師還可以將IR壓降分析結合在約束管理器(constraint manager)中,作為對PCB上每一個電源和地網表進行設計規則核查的最終檢驗工具(DRC)。這種透過自動化軟體分析的設計流程可以避免依靠目測,甚至經驗所不能發現的複雜電源供電系統結構上的佈局佈線問題。圖2展示了IR壓降分析可以準確地指出一高性能PCB上電源供電系統中關鍵電壓電流的分佈。

交流電源地阻抗分析

很多人知道一對金屬板構成一個平板電容器,於是認為電源板層的特性就是提供平板電容器以確保供電電壓的穩定。在頻率較低,訊號波長遠遠大於平板尺寸時,電源板層與地板的確構成了一個電容器。

然而,當頻率升高時,電源板層的特性開始變得複雜了。更確切地說,一對平板構成了一個平板傳輸線系統。電源與地之間的噪音,或與之對應的電磁場遵循傳輸線原理在板之間傳播。當噪音訊號傳播到平板的邊緣時,一部份高頻能量會輻射出去,但更大一部份能量會反射回去。來自不同邊界的多重反射構成了PCB中的諧振現象。

圖4:三種設置情況下PowerSI運算得到的PCB輸入阻抗曲線。(a)不包含電源整流模組;(b)包含電源整流模組;(c)包含電源整流模組和一些去耦電容器。

在交流分析中,PCB的電源地阻抗諧振是個特有的現象。圖3展示了一對電源板層的輸入阻抗。為了比較,圖中還畫了一個純電容器和一個純電感的阻抗特性。板的尺寸是30cm×20cm,板間間距是100um,填充介質是FR4材料。板上的電源整流模組用一個3nH的電感來代替。顯示純電容器阻抗特性的是一個20nF的電容器。從圖上可以看出,在板上沒有電源整流模組時,在幾十MHz的頻率範圍內,平板的阻抗特性(紅線)和電容器(藍線)一樣。在100MHz以上,平板的阻抗特性呈感性(沿著綠線)。到了幾百MHz的頻率範圍後,幾個諧振峰的出現顯示了平板的諧振特性,這時平板就不再是純感性的了。

至此,很明顯,一個低阻的電源供電系統(從直流到交流)是獲得低電壓波動的關鍵:減少電感作用,增加電容器作用,消除或降低那些諧振峰是設計目標。

為了降低電源供電系統的阻抗,應遵循以下一些設計準則:

1. 降低電源和地板層之間的間距;

2. 增大平板的尺寸;

3. 提高填充介質的介電常數;

4. 採用多對電源和地板層。

然而,由於製造或其他一些設計上的考慮,設計工程師還需要用一些較為靈活的有效方法來改變電源供電系統的阻抗。為了減少阻抗和消除那些諧振峰,在PCB上放置分離的去耦電容器便成為常用的方法。

圖4顯示了在三種不同設置下,用Sigrity PowerSI計算所得電源供電系統的輸入阻抗:

a. 沒有電源整流模組,沒有去耦電容器放置在板上。

b. 電源整流模組用短路來模擬,沒有去耦電容器放置在板上。

c. 電源整流模組用短路來模擬,去耦電容器放置在板上。

從圖中可見,例a藍線,在積體電路晶片的位置處觀測到的電源供電系統的輸入阻抗在低頻時呈現出容性。隨著頻率的增加,第一個自然諧振峰出現在800MHz的頻率處。此頻率的波長正對應了電源地平板的尺寸。

圖5:針對不同結構模擬運算得到的輸入阻抗。不考慮晶片和封裝結構(紅線);考慮封裝結構(藍線);考慮晶片、封裝和電路板(綠線)。

例b的綠線,輸入阻抗在低頻時呈現出感性。這正好對應了從積體電路晶片的位置到電源整流模組處的迴路電感。這個迴路電感和平板電容器共同導入了在200MHz的諧振峰。

例c的紅線,在板上放置了一些去耦電容器後,那個200MHz的諧振峰被移到了很低的頻率處(<20MHz),並且諧振峰的峰值也降低了很多。第一個較強的諧振峰則出現在大約1GHz處。由此可見,透過在PCB上放置分離的去耦電容器,電源供電系統在主要的工作頻率範圍內可以實現較低的並且是平滑的交流阻抗響應。因此,電源供電系統的噪音也會很低。

在板上放置分離的去耦電容器使得設計師可以靈活地調整電源供電系統的阻抗,實現較低的電源地噪音。然而,如何選擇放置位置、選用多少以及選用什麼樣的去耦電容器仍舊是一系列的設計問題。因此,對一個特定的設計尋求最佳的去耦解決方案,並使用合適的設計軟體以及進行大量的電源供電系統的類比模擬往往是必須的。

協同設計概念

圖4實際上還揭示了另一個非常重要的事實,即PCB上放置分離的去耦電容器的作用頻率範圍僅僅能達到幾百MHz。頻率再提高,每個分離去耦電容器的寄生電感以及板層和過孔的迴路電感(電容器至晶片)將會大幅降低去耦效果,僅僅透過PCB上放置分離的去耦電容器是無法進一步降低電源供電系統的輸入阻抗的。從幾百MHz到更高的頻率範圍,封裝結構的電源供電系統的板間電容器,以及封裝結構上放置的分離去耦電容器將會開始運作。到了GHz頻率範圍,晶片內電源柵格之間的電容器以及晶片內的去耦電容器是唯一的去耦解決方案。

圖5顯示了一個例子,紅線是一個PCB上放置一些分離的去耦電容器後得到的輸入阻抗。第一個諧振峰出現在600MHz到700MHz。在考慮了封裝結構後,附加的封裝結構的電感將諧振峰移到了大約450MHz處,見藍線。在包括了晶片電源供電系統後,晶片內的去耦電容器將那些高頻的諧振峰都去掉了,但同時卻導入了一個很弱的30MHz諧振峰,見綠線。這個30MHz的諧振在時域中會展現為高頻翻轉訊號的中頻包絡上的一個電壓波谷。

晶片內的去耦是很有效的,但代價卻是要用掉晶片內寶貴的空間和消耗更多的漏電流。將晶片內的去耦電容器挪到封裝結構上也許是一個很好的折衷方案,但設計師必須擁有從晶片、封裝結構到PCB的整個系統的知識。但通常,PCB的設計師無法獲得晶片和封裝結構的設計數據以及相應的模擬套裝軟體。對於積體電路設計師,他們通常不關心下游的封裝和電路板的設計。但顯然採用協同設計概念對整個系統、晶片-封裝-電路板的電源供電系統進行最佳化分析設計是將來發展的趨勢。一些走在電子設計前端的公司實際上已開始這樣做了。

參考文獻

International Technology Roadmap for Semiconductors, 2005 Edition。

Raymond Y.Chen, IBIS Asia Summit, 2005

http://www.eda.org/pub/ibis/summits/dec05/chen.pdf

[3]Jiayuan Fang, Jin Zhao, The Power of Planes - Low Impedance Power Delivery over Broad Frequencies, Printed Circuit Design & Manufacturing Magazine, Sept.2003.

[4]Om, P.Mandhana, Jin Zhao, "Comparative Study on Effectiveness of On-Chip, On-Package and PCB Decoupling for Core Noise Reduction by Using Broadband Power Delivery Network Models, " 55th Electronic Components & Technology Conference, May 31-June 3, 2005,

[5]Jin Zhao, Michael Leins, "Evaluation and Elimination of PCB Edge Radiation Introduced by Core Switching Noise and I/O Simultaneous Switching Noise, " Technical Presentation at 2005 IEEE International Symposium on Electromagnetic Compatibility, 8-12 Aug, 2005, Chicago, Illinois

[6]Please find related information at www.Sigrity.com

[7]John Kane, "On-Chip Power Integrity, Including Package Effects," SOC Central online articles, March 14, 2005.

作者:趙進

高級工程師

陳宇哲

副總裁

Sigrity公司




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