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EDA/IP  

控制漏電流需多方位出擊

上網時間: 2006年06月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:次閥泄漏  氮化氧化層  微分區  電壓島  保存觸發器 

專家們認為,與體重控制一樣,功率控制也需要全面性的計劃。隨著90奈米及以下製程電晶體的閘極漏電流與次閾值漏電流(sub-threshold leakage)幾乎達相同水平,功率控制問題的嚴重性正急劇升高。據Cadence設計系統公司估計,90奈米節點上電晶體的漏電流大約是採用標準電壓的130奈米電晶體的40倍。因此,在製程、晶片設計和系統架構等所有前端領域,仍有大量工作等待完成。

在製程端,技術人員正致力於改進氮化氧介質,他們正努力提供一種高k介電材料,以便在使量子隧道效應處於受到控制的同時使性能調節回歸正常。在工具領域,EDA供應商正在開發功率最佳化的設計方法學,以便能更輕易地使用多電壓域和其它節能技術。而在架構方面,電腦科學家正設法透過劃分處理器資源來限制功率,使執行緒和微分區(micropartitions)能為現有任務提供足夠的處理器週期。

Freescale半導體公司製程開發經理Mike Mendocino表示,業界的基本方針是最佳化Ion/Ioff曲線,以便在130奈米到90奈米製程節點都能保持漏電流?定,同時‘盡可能地增加驅動電流。’

Mendocino表示,對Freescale的手機晶片組而言,靜態漏電流是主要考量。而對該公司的高性能網路處理器來說,動態和靜態功耗都很重要。

但部份業界人士認為,擁有晶圓廠的大公司具有一定的優勢,因為設計人員可以與技術人員共同提出將漏電流減至最小的方案。

這聽起來似乎很容易,但Mendocino指出:“製程技術的開發遠早於投片階段,我們必須密切與設計人員合作,以使工作能盡早開始。我們都知道總體功率問題很重要,但我要說的是,在有關如何選擇技術來影響漏電流的預測能力方面,我們一直都對自己感到滿意。”

“儘管有許多漏電流源,但我們也擁有許多關鍵的基礎技術,”Sematech的IBM代表兼該聯盟前端製程規劃總監Raj Jammy表示,“我們必須同等看待其設計部份。”

Sematech與其成員公司正把焦點放在大型元件的結點改進上面,以毫秒級的極短退火時間透過矽晶格啟動無擴散的摻雜。快速退火溫度高達1,100℃,而在極短的持續時間內還會更高。Jammy說:“雷射退火正在興起,預計會被考慮用於下一代即將來臨的技術節點。至少從理論上看,它能夠限制結點處的漏電流。”

Cadence公司高階產品行銷經理Anand Iyer表示,有許多方法可解決漏電流問題,但這些方法必須以一種整體方案形式相互連接。他表示:“我們認為,功率控制必須成為整體方案的一部份。我們必須考慮整體方案中的每一個步驟,而非只關注其中的某幾項。”

在各自的專業領域內,Cadence、Synopsys以及其它EDA公司正致力於開發從暫存器傳輸級(RTL)到簽核確認(signoff)的完整設計流程,並與晶圓廠和關鍵客戶共同最佳化低功耗方法學。

Iyer提到,有些客戶會利用晶片外功率控制來建構設計,但在這種情況下,電源層(power plane)始終是開啟的。根據晶片上開或關的區塊數量來進行設計,可能需要更多的功率,並增加封裝成本。

“更有效的高性能設計方法是增加晶片上開關,”Iyer表示,“許多公司正在研究如何採用一種精巧的方法來切斷電源。代價是內部開關可能使晶片面積增大20-30%。”

圖1:功率降低技術的折衷考慮。

台積電已在其6.0版參考設計流中增加了內部功率閘控(power gating)技術,Iyer透露,在這種技術中,有一圈可依需求關斷的開關排放在相關模組周圍。隨著功率閘控技術的使用越來越廣泛,這種方法必須調整以使佈局和時脈合成步驟都能夠意識到功率問題。在合成期間,應該把時脈啟動訊號保持在時脈樹的最後一階,“要盡可能不影響時序,”Iyer表示。

使用功率閘控時,系統需要某種形式的狀態保存,如查詢數據並傳送到RAM,當系統重新被喚醒時再將其取回。而針對一些關鍵應用,相關單元中的記憶體狀態必須保持不變,在這種情形下,需要一個保存觸發器(retention flop)把相關位元碼儲存在一個表中。這樣,當系統被喚醒時,就可能極快地恢復這些位元碼,Iyer解釋道。

“當設計人員使用這些技術時,他們必須有一個明確的目標,”他指出,“他們應該先搞清楚,自己的電源數目是多少,然後才能盡可能詳細地建構技術以以實現目標。他們還必須知道,透過利用某種技術能在功耗改善方面獲得多少收益,以及採用這種技術出現的困難大概有哪些。”

驗證挑戰

為了適應低功率庫,工程團隊在選擇他們的庫時需要一定的靈活性,並採用一種能夠開拓庫的靈活性並與最初方法學一致的設計方法。“他們必須確保有合適的驗證工具,因為某些節省功率的技術非常複雜,因而驗證起來很困難,”Iyer指出,事實上,驗證方面的挑戰已迫使一些大型公司修改自己的功率節省技術。

IBM研究員兼該公司伺服器及技術部門技術長Bernie Meyerson聲稱,該公司已開發出一種產生‘電壓島’的方案,這種方案可利用Meyerson稱之為‘標頭和標尾(headers and footers)’的晶片上控制邏輯來控制這種電壓島的開關作業。

“降低電壓對功率有巨大的影響,但會造成晶片性能下降,”Meyerson稱,“而我們的標頭-標尾系統有可能將取代充分偏置(well biasing)技術,能良好並穩定地切斷元件”,且大幅度提高性能。

可製造性設計的職責

DFM也具有限制功率的作用,Meyerson說。“DFM必須更成熟,因為現在所有事情都相互關聯。過去各部份是相互獨立的,工程師必須找出有可能導致‘扼殺’元件的某些致命缺陷。而現在,這些致命缺陷的原因有可能只是線寬的變化,因為某一特殊區域消耗的電流超過容許值,違反了電子遷移規則。或者是該連線消耗的功率可能比預定的還要多。”他說。

換言之,Meyerson稱:“今天我們有可能在任何地方出錯。我們需要卓越的DFM能力來應付這些挑戰。”

Meyerson還提及,IBM的硬體和軟體工程師正共同努力,實現一種對上電狀態有重大意義的工作方式,儘管這種工作方法對斷電狀態發揮不了什麼作用。例如,Power 5微處理器能夠檢測輸入的工作負載,並利用劃分為微分區的執行緒在Power 5上為其分配相應的處理能力。“只要其運算夠簡單,我們可以把小至5%的核心分配給某一特定任務,”他談到,“這種方法的好處在於其餘的19個5%可以分配給其它任務。”

這種方法雖然改善了動態功率,但直到採用高介電常數的介電材料之前,切斷狀態下的漏電流仍是一大問題,Meyerson表示。他認為,高介電常數的介電材料會首先用於那些對低漏電流的關注甚於高性能的晶片上。而對於高性能晶片,還得繼續忍受較高的泄漏電平,這種狀況要一直等到更薄的電氧化層被開發出來。他介紹說,晶片產業正處於‘抑制需求’的階段。由氮化二氧化矽形成的閘極氧化層,已停留在約1.2奈米的實體厚度,即1.8到2.2奈米的電厚度或有效氧化層厚度(EOT)上停滯不前。

“氧化製程的升級還不太好,不過,對那些透過將18到22埃厚度的電氧化層縮減至10埃來解決氧化層問題的公司來說,他們在改善漏電流的同時,還將獲得性能的極大提升,”Meyerson稱。他還表示,屆時隨著實體尺寸的升級,業界將處在‘易變狀態’,而時脈頻率則相對穩定。

在閘極氧化層‘表面硬化(hardening)’方面─使氮分佈更接近表面─已經取得一些改進,不過表面硬化主要是提高氧化層的可靠性,對性能的改進相當小,Meyerson說。

“製程尺寸越小速度越快這一經典定律,在130奈米製程節點後就不適用了。漏電流問題的嚴重性迫使我們必須採取一些其它措施來避免功率失控,”他提到,“有些方面需要創新,如採用應變矽和新的介電材料。我們正對各種材料進行實驗。但我們不再縮小製程尺寸。對於我們所需的T倒置方法,還沒有達到應有的水準。”T倒置方法是一種在電晶體處於倒置狀態時測量電氧化層厚度的方法。

Applied Materials公司正進行高k介電材料的開發。但該公司前端產品部資深專家Faran Nouri表示,45奈米技術節點初期將不會採用高k的介電材料。她還提到,公司也在開發低能源脈衝射頻電漿體(pulsed RF plasma)技術,以減少高帶電離子的數目,因為那些粒子可能會降低氧化層的品質。透過把氮保持在氧化層頂部而非介面上,可提高載流子遷移率。

她表示,其開發目標是45奈米節點上的EOT為1奈米,相較65奈米節點的1.2奈米有所下降,並具有可接受的閘極漏電流,和更高的可靠性。

Nouri強調:“我們必須同時對三方面進行改進─即性能、可靠性和減少漏電流。缺少任何一項都不會獲得成功。”

作者:來大偉




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