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功率技術/新能源  

實現低功率IC測試

上網時間: 2006年06月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:功率  電源管理  漏電流  暫存器  缺陷 

對所有主流應用設備,從電池供電的個人設備到有多個處理器的伺服器設備,其功率都是非常寶貴的。而對設計師而言,功率管理指的是控制待機模式時的電能泄漏,以及在為了達成目標功能而使多個電晶體一齊開關時的動態功耗。設計師透過多電壓供電設計、並盡可能採用更低電壓值等技術來解決因採用更先進的奈米技術時所伴隨的漏電流增加的問題。這樣,設計師團隊就必須解決由越來越多非功能元件(如電平轉換單元)的使用而引起的測試問題。

為了控制動態功耗,設計師可以使用時脈閘控方法關閉不必要的暫存器,並把必須同時開關的電晶體數量減到最小。但時脈閘控方法會顯著增加故障隔離和故障可觀察性的複雜度,而向低功率設計發展的必然趨勢將進一步提高測試挑戰性。雖然在典型設計中受時脈閘控制的暫存器數量可能在30%以下,但在低功率設計中,受時脈閘控制的暫存器百分比很容易就超過85%,而且設計師很可能將該百分比提得更高。

同時,低功率執行還會導入新的元件缺陷類型。特別是,複雜電路會面臨來自與延遲相關的低功率模式失效方面的更高風險。專門針對低功率做過最佳化的設計噪音餘量會更小,這是因為時脈不確定性的增加以及平均餘量的降低所共同造成的。結果,設計團隊現在發現:能夠透過高電壓測試模式、但在低功率工作模式卻出錯的多模式時序路徑出現機率更大。

測試挑戰

低功率設計測試挑戰正變得更加艱鉅。由於對延遲問題更敏感,低功率元件面臨更大的測試散逸風險,特別是在不做延遲測試或延遲測試沒有得到最佳化的情況下。對於設計團隊來說,特別是隨著設計升級、節點數量的增加、電壓的降低,以及為了確保足夠的覆蓋率而導致測試模式數量的增加,他們在降低功率方面面臨著更大的挑戰。另外,元件在測試期間的工作方式完成與它們在實際應用環境中的正常工作方式並不相同。許多情況下,實際的製造性測試會比系統正常工作時消耗更多的功率。例如,掃描所有暫存器並為元件提供連續時脈的測試方式在測試時消耗的功率必定比正常工作時要高。可測性設計(DFT)工具流程必須預測這種潛在性的問題。

因此,工程師需要在設計過程中盡早瞭解下游的測試策略,特別是針對低功率的測試策略。一項設計可以在設計過程中針對低功率獲得功能最佳化,但結果對測試來說可能並不是一個低功率的解決方案。例如,一個系統單晶片設計針對低功率作了最佳化,並打算採用較少考慮到散熱問題的廉價封裝。然而在測試時,全轉換(full-toggle)掃描模式消耗的功率可能達到正常工作的數倍。此時測試中的元件將產生嚴重的散熱問題,因而需採用不同封裝或更昂貴的測試硬體才能解決。如果電源閘在設計時沒有考慮到這種測試條件,測試時要求的異常功率還會導致Vdd下降,因而在測試時產生虛假失效。如果在設計過程早期就考慮這些問題,工程師團隊就能全面了解情況,因而作出正確選擇,即降低元件功率或接受這種結果。

圖1:低功率時脈閘控方案。

低功率DFT的目的就是最佳化測試有效性,同時在測試大多數低功率測試晶片時避免使用昂貴的高速測試儀器。例如,同時利用旨在降低功耗的掃描鏈分段和可加速速度的結構(如採用PLL時脈的測試模式)就可以提供高性價比和更全面的測試解決方案。

在這種越來越複雜的環境中,電子設計自動化(EDA)功能可在晶片實現前的測試最佳化中扮演重要角色。透過結合功率監控合成方法和先進功率分析技術,可預測測試過程中的功耗。且合成工具可透過合併公共時脈閘控邏輯以直接支援時脈閘控策略,有效地將閘控單元上移到更高的層次。這種方法不僅允許用更少的閘控單元來控制更大的分支,而且可為時脈樹合成提供更好的起點。合成工具可進一步強化合成過程中的可控制性和可觀察性,同時還能檢查時脈閘控邏輯中的DFT違例。合成工具可以在時脈閘控結構周圍增加一些測試邏輯,確保在掃描轉移作業時關閉控制閘,同時仍保持閘控邏輯的可測試性。

EDA在協助設計師確定關鍵路徑對多作業模式敏感度時非常有用。過去,設計師團隊需要多次反覆才能找到有效的測試向量集。對於典型的固定延遲測試,設計師團隊需要人工移除多循迴路徑後才能獲得實際的時序,並透過人工調整向量集才能適應測試儀器的時序和約束。

如果設計只有很少幾條關鍵路徑,這種方法還是能夠令人滿意的,但低功率實現一般有多種工作模式。事實上,該工程問題變成了如何確定不同模式下合適的關鍵路徑。更新的方法,如實際延遲測試方法,對於一些時脈影響不同長度路徑的設計來說,可以實現更高的測試有效性,允許工程師以更嚴格的時序進行測試產生。

延遲變換自動測試模式產生(ATPG)演算法可以用來製作使用短延遲路徑的測試。而且延遲變換測試覆蓋率的大部份來自於偽隨機測試數據。這產生了一個問題,因為傳統的延遲測試方法會將這些測試應用到元件的目標週期。這時,為了引起失效,延遲缺陷的延遲必須至少和短路徑長度與目標週期之差一樣大。

舉例來說,傳統的延遲測試可能是沿著圖2中的AGHD、BHJE和CJKF路徑做電路中的缺陷測試,而所有這些路徑實際上都要比關鍵路徑AGHJKF短。這些傳統測試的執行時間為5.5ns,因此缺陷至少需要1.5ns才能使電路產生失效。但是,AGHJKF的任一段上只要有小於1.5ns的延遲缺陷都將導致元件的功能失效。這是測試散逸的主要原因。

即時延遲測試採用不同的方法解決這個問題。在仍然使用高效的ATPG演算法和偽隨機數據,以較少的模式實現高覆蓋率的同時,則使用背注的時序資訊(SDF)來對如何應用它們作指導。即時延遲也製作沿著上述的相同路徑測試,但它在2.5ns時執行路徑CJKF的測試,在3ns時執行AGHD的測試,而在4ns時執行BHJE路徑的測試。因此這種方法能夠在路徑AGHJKF的所有段上檢測出非常小的延遲缺陷,因此是一個非常高品質的測試,而且測試散逸非常少。

這些方法的重點在於,更高效的缺陷建模技術可以滿足低功率設計獨特特性。傳統測試工具一般採用固定型故障模型,這些模型無法描述多電壓域設計中訊號從一個電壓域傳送到另一個電壓域時的情況。更先進的缺陷建模技術包括了模式故障模型,該模型可對傳統固定模型無法實現的低功率缺陷的邏輯行為進行建模。與即時延遲測試一起,模式故障模型允許工程師檢查來自SDF文件的電路時序,並擷取到基於傳統邏輯的故障方法無法檢測到的細微缺陷。

作者:Chris Hawkins

   首席資深專家

   ARM公司

   Jason Doege

   高階測試專家

   George Kuo

技術總監

   Cadence Design Systems Inc.




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