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功率技術/新能源  

在設計流程詳細規劃以控制IC功耗

上網時間: 2006年06月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC  功耗  設計流程  互連  自動減少功耗 

在許多設計中,功耗已成為一項關鍵參數。在高性能設計中,超過臨界點溫度而產生的過多功耗會削弱可靠性。在晶片上表現為電壓下降,由於晶片上邏輯不再像理想電壓條件下執行的結果,目前功耗問題甚至會影響時序。為了處理功耗問題,設計師必須貫穿整個晶片設計流程,設立功耗感應的方法學來處理功率。

互連正開始支配開關功耗,就像在前幾個製程節點支配時序一樣。右圖顯示了互連對總動態功耗的相對影響。今天,設計師有能力透過佈線最佳化來減少功耗。

在實體設計階段,設計師也可以發現更多自動降功耗的機會。在實體設計過程中自動降耗將是對設計流程早期以及邏輯合成過程中功耗減少的補充。

圖1:

功耗是一個‘機會均等’問題:從早期設計取捨到自動實體功耗最佳化,所有降低功耗的技術都彼此互補,且必須作為每個現代設計流程中的一部份加以考慮。工程師在解決功耗問題的時候,可把以下準則作為任何一種設計方法學的有機組成部份加以應用。

建議的方法

•瞭解功耗是與性能(時序)、功能以及你的設計成本一樣重要的設計參數。在做設計決策和權衡時就考慮功耗因素。流程早期明智的設計決策能帶來實質的功耗節省。然而,在設計過程的初始階段,自動減少功耗則比較困難。

•採用高階設計技術來減少功耗,例如電壓/功率島劃分、模組級時脈閘控、功率下降模式、高效記憶體配置和平行。能減少功耗的高階抽象技術包括動態電壓和頻率調整、記憶體子系統分區,電壓/功率島劃分以及軟體驅動睡眠模式等。

•在RTL級和準RTL級精確估算功耗。了解對整體功耗有影響的設計因素和規格是設計師的任務,但是,高階功耗估算工具能夠為設計者提供他們作適當折衷時所需的資訊,這對設計師來說很有幫助。

•研究所有自動降低功耗的機會,在降耗的同時還不能影響時序或增加面積。例如,在邏輯合成階段,暫存器時脈閘控能夠被有效地使用,但是這樣做可能會對實體設計過程造成時序和訊號完整性問題。一個替代的方法就是在實體設計階段實現時脈閘控,這一階段已經能得到精確的時序和訊號完整性資訊。

•在實體設計階段透過最佳化互連來減少高功耗節點的電容器,因而節省功耗。一旦互連電容器被減少,驅動這些更低電容器負載的邏輯閘可以有更小的尺寸或最佳化以產生更低的功耗。使用多閾值電壓單元替代來減少泄漏功耗也能夠在實體級得到有效實現。

不建議的方法

•不要等到快要投片才開始擔心功耗問題。如果這樣,你可能會發現減少功耗的工作做得太少了,也太晚了。

•忽視任何一種消耗功率的因素。例如,當你試圖減少開關功耗的時候,泄露功耗卻可能是更值得重視的部份。過多的峰值功耗可能在晶片內和晶片外都造成大的噪音突波。

•相信減少電源電壓或使用小幾何尺寸的製程將解決功耗問題。更低的電源電壓減少了噪音裕量,並減慢了電路執行速度,這將難以達到時序收斂,甚至難以滿足功能規格。在90奈米及以下製程,會呈現更大的漏電流。

•指望一個‘按鈕式’的低功耗解決方案或方法。必須在設計過程中的所有階段實現功耗管理─有時需要設計決策,有時更多的是自動化實現。

•認為具功耗感應的設計和自動降耗是互斥的。如果在一個完整的功耗管理設計方法中將二者結合,這兩種技術將有效地幫助你克服功耗難題。

作者:Michael Burstein

創始人兼CTO

Email:misha@ggtcorp.com

Golden Gate Technology公司




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