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因應電源閘控的艱鉅挑戰

上網時間: 2006年06月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:電源閘控  power gating  模擬  電晶體  可靠性 

為降低功率需求而切斷IC中一個區域或子模組的架構概念對邏輯設計師來說表面上非常合理且直截了當。然而,在實際設計中實現電源閘控(power gating)卻是一個非常艱鉅的挑戰。

首先也是最重要的就是,切斷設計電源必須能節省功耗,因為在斷電和加電轉換期間的功率純粹是浪費的。斷電和加電要求一定的轉換週期,也必須透過模擬來對比電源切斷時節省的功率以及加電時耗費的切換功率。同時,也必須權衡考慮為實現此省電技術所需的晶片面積和切斷該設計所導致的任何性能降低。

電源可以從外部或內部切斷。外部切斷透過電壓控制功能,在系統/板級提供變化的電源。如此將必須向晶片的各個子系統提供可靠的隔離式電源,因此可能限制獨立電源的數量。

電源閘控可以採用在每個標準單元中建構睡眠電晶體的精細粒度方法實現,也可以採用在邏輯模組級聚集睡眠電晶體的粗粒度方法實現。設計電源閘控控制訊號必須對緩衝/驅動強度進行分析,以充分考慮像電遷移和IR壓降時序性能等可靠性問題。因為被切斷模組在切斷期間處於次穩態,所以它們的輸出訊號必須被隔離。

在切斷之前,必須考慮好需為更快‘喚醒’週期而保留的邏輯模組的最小狀態。保留邏輯狀態包括在斷電期間維持將關鍵資訊存入記憶體的功能。上電重置、從RAM掃描狀態或將狀態保存到本地‘狀態保持’暫存器都可以在斷電後恢復模組的邏輯狀態。雖然使用狀態保持暫存器會增大佔位面積和降低可佈線性,但與軟體重啟或在記憶體內儲存相較,它能提供更快的加電過程,且通常僅需較少的控制邏輯就能保存和重啟目前的執行狀態。

電源閘控的實現,要從合成階段開始,這時可瞭解電源域並能在需要時插入隔離單元和狀態保持暫存器。接著,實體實現階段必須了解標頭/標尾(header/footer)開關的特殊電源連接需求,同時還應該插入開關來完成電源域模組的佈局佈線和最佳化開關尺寸。

正確的設計要求透過時序和訊號完整性分析,來解決開關中額外的IR壓降、通過隔離單元的延遲和控制訊號對噪音的靈敏度問題。大型系統單晶片則要求採用形式驗證技術來驗證閘級網表和低功耗功能的正確性。等效性檢查應包括電源域識別、隔離/電源開關啟動的驗證以及狀態保持的睡眠/喚醒序列檢查。

電源閘控要求從系統級處了解在哪裡增加電源閘,怎樣及何時去控制這些電源閘。對域敏感的架構有助於減少整體轉換時間。

作者:Anand Iyer

Email:anand@cadence.com

數位IC部門高階產品經理

George Kuo

工程總監

Cadence設計系統公司




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