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NEC發表高介電材料55nm CMOS製程技術

上網時間: 2006年06月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:NEC  55nm  CMOS製程  high-k  MOSFET 

NEC電子日前開發出了55奈米CMOS製程技術,在MOSFET閘絕緣膜中導入了high-k (高介電常數)材料,實現高載流子遷移率,因而同時實現了可攜終端等領域所要求的低耗電和高速執行。

MOSFET閘絕緣膜材料採用了HfSiON。實際氧化膜厚度(effective oxide thickness,EOT)為1.85nm。透過採用high-k材料,可利用閘電極的工作函數控制閾值電壓。過去,則利用通道部份的雜質濃度控制閾值電壓。此時,在設置了高閾值電壓的低耗電MOSFET中需要較高的雜質濃度,而由於載流子會受到雜質散射的影響,因此難以提高導通電流。通道部份的矽膜應力是利用STI (shallow trench isolation,淺通道電離)、側壁以及閘極正上方的SiN膜的形成製程產生的。

透過上述2項措施,與65奈米製程MOSFET相較,nMOS和pMOS下分別將導通電流提高了22%和31%。在1.2V電壓下工作時,在截止電流為20pA/μm的條件下,nMOS和pMOS的導通電流分別為525μA/μm和295μA/μm。在截止電流為3nA/μm的條件下,nMOS和pMOS的導通電流則分別為80μA/μm和400μA/μm。

NEC表示已有兩家公司使用此次開發的CMOS技術試產了SRAM。儲存單元面積為0.432μm2,作為性能指標的SNM (static noise margin,靜態噪音容許度)在1.2V電壓下為180mV,在0.8V電壓下為130mV。




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