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處理器/DSP  

改良新一代DSP的電源性能設計

上網時間: 2006年07月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:DSP  Octasic  電源  電源管理  漏電流 

行動設備對豐富的多媒體訊號處理日益增加的需求,形成了長期的技術挑戰。設計人員必須在越來越有限的電源和空間的限制下提供更高功能。因此,電源性能成為目前數位訊號處理器設計的主要問題。而一種新方法將能在設計時讓設計人員得以應對電源消耗的主要挑戰,如漏電、時脈樹、邏輯轉換和電網等,與常規技術相比能更有效地改進性能。

在目前的CMOS技術上,電源的消耗有兩個基本途徑:靜態和動態。靜態電消耗在各種漏電機制,而動態電用於邏輯和介面操作。針對純粹的待機操作,泄漏電流可能僅涉級降低功率。但要實現理想的靜態到動態功耗比例必須有一個折衷的方法。為了達到這個理想的比例,透過整合設計技術能將漏電限制在給定的值之內。這些技術包括採用保守的CMOS製程(如在90奈米製程中選擇0.13微米製程)、使用低漏電電晶體,以及在工作週期或不用電時能自動關閉電路電源的技術。

儘管看看來似乎違反常理,但要最佳化泄漏功耗,最好還是選擇高泄漏製程,並透過電路設計來限制整體泄漏。例如,一個低泄漏製程也許會使用高閾值電晶體(如針對HVT時VT=0.4V);而一個高漏電製程則能使用低閾值電晶體(如針對SVT,VT=0.3V)。高泄漏製程能比低泄漏製程阻止十倍以上的漏電流,但卻提供同樣的性能,因為它使用了較低的供給電壓。



表1:HVT和SVT製程的電源消耗對比

該我們來看一個例子:一個使用HVT製程,操作供給電壓為0.8V。在100%工作週期時其消耗5mW的泄漏功耗和1瓦的動態功耗。一個採用SVT製程的類似設計在0.7V操作時可提供完全相同的性能,但卻要導致10倍以上的泄漏功耗(50mV)。然而,高泄漏SVT設計僅會消耗總數為810mW的電源,大約可節能20%。

動態電源

動態電源性能量度隨很多因素變化,包括製程類型和執行的演算法、數位訊號處理器結構和使用的指令集,以及記憶體分割方式等。然而,在一顆晶片內,動態電源通常是由三種處理過程消耗,分別為時脈樹、邏輯轉換和電網損耗。因此,透過最佳化這三種功耗可大幅改良電源性能。

電網損耗:可採用一個品質較好的配電網格,以順利將電網(IR)損耗降低到極小值。同樣地,電路板設計一直以來都使用專用電源塗層來控制阻抗、防護並減少對發射(串擾)並及配電的敏感度。

在較小尺寸的晶片中(90奈米或更小),串擾已成為非常普遍和困難的問題,所以有些先進的設計透過插入電源、和在每一金屬層上追蹤訊號以屏蔽訊號線。由於電網格的尺寸極薄,使用這種方法,電網損耗比起哪些由時脈樹和邏輯轉換造成的損耗就很小了。

時脈樹:每當觸發器計數時,其本身的操作和目前晶片的時脈樹的充電和放電等都會消耗能量。在時脈樹內的電源消耗可透過採用下述先進技術來減少:

• 運用獨立的時脈啟動觸發器來限制觸發器的操作,僅在絕對需要計時的時候觸發器才會操作。

• 對時脈樹進行閘控,能在不需要時防止對個電路計時。

• 採用多週期路徑設計以減少電路中的觸發器數量,以及觸發器被觸發的頻率。

• 當架構為可行時使用非同步計算電路。例如,一個需消耗功率的數位訊號處理器乘積和的計算,可在一個沒有使用分散式觸發器的串聯非同步電路中完成,而非在一個同步反饋電路。傳統的同步電路通常會使用大量且頻繁計時的觸發器。

• 最小化觸發器和電路體積,讓小型時脈樹使用更小的驅動緩衝器。

• 減小時脈樹的電壓電平。這會結合邏輯運算使用的電壓電平技術。

以下的邏輯轉換部份將進一步討論電壓電平和體積減小技術。每當邏輯電路改變狀態,新狀態的充電與放電都會有電源消耗。在此可使用多種先進技術以減少在邏輯轉換中消耗的電源。

消除無益於改變狀態的電路:即消除所有改變輸出時不會使用的電路。這可透過時脈閘控設計來實現。

減少操作頻率:目前PC中的CPU均以運用無節制的電源為代價以提升頻率。而增加電路性能則需使用多種技術:1. 使用更複雜電路(即進位 vs. 漣波進位加法器),但這種電路需要更多面積和電源;2. 使用更大規模閘電路、緩衝器和驅動器;但增加驅動器的體積和電源消耗並不與性能呈正比。3. 使用操作在平行或多週期路徑的簡單電路,在更低功耗情況下達到相同性能。

壓縮電路體積:該技術可提供更高電源性能,特別是在採用更小製程技術時。雖然在原理上很簡單,但對使用常規後端設計工具的工程師來說,要實現此一技術相當困難。首先,在當前的技術中,線路互連(充電和放電互連線路)是消耗電源最多的要素,其功耗遠超過閘電路。



圖1:最佳化佈局能大幅提升矽晶片使用率

其次,儘管傳統後端設計工具相當複雜,但與人工設計相比,仍無法確定如何最佳化佈局以減少路徑選擇。這很明顯地表現在當前消耗最多功率的數據路徑引擎、DSP與CPU中的調節、重複與平行電路中。例如,人腦能在極短時間內看清楚一幅圖片的所有細節,但這種簡單功能至今仍困惑著最先進的超級電腦。因此,人腦可以很快斷定在數據路徑引擎或該部分最好的元件佈局、校準、循環、輸入輸出定位等。設計人員可能早已看到只要稍微改變常用元件的功能度或輸入輸出定位,就能把互連線路的長度削減2倍、4倍甚至8倍。

實際結果顯示,在標準數據路徑引擎中,與傳統自動化後端工相比,人工設計能減少平均電路線路長度達8倍。此外,縮小電路設計將獲得90%的矽晶片使用效率,與自動化後端工具相比,大幅提升了30%~50%。而由於驅動這些短線路的閘通常在尺寸與功耗上都非常微小,因此會進一步推動電源性能。在採用這種簡單的電路壓縮技術和90奈米製程後,整個數據路徑引擎能以1.5~2GHz操作,而耗電比起同類傳統設計的電路少10倍。

減少電壓變化擺幅:在數據路徑引擎、DSP和CPU內,有很多長距離的平行匯流排。在交換時,這些匯流排消耗了大量的電源,而沉重的負載也阻礙了其性能。透過採用一些用於高性能記憶體設計,如電壓擺幅更小的傳輸線技術能改善這種情形。使用較小電壓轉換操作的傳輸線大幅減少了電源消耗,但最重要的是與傳統CMOS的軌對軌電路相比,這些傳輸線能以同樣的耗電,但快10倍的速度改變狀態;大幅改進了電源性能。

調變電壓操作:以目前的整合水準在單個裸晶上建立整個系統。在任何複雜系統中,並非每一個元件都需要全速操作。在晶片設計中,也許10%的電路是整個設計中的瓶頸,因此無法以其他方式進行平行設計。但我們希望使這個電路過壓驅動。而其餘的電路則只要達到性能要求都能盡量放慢操作。例如:10%的晶片電路可饋送1.2V電壓並操作在4GHz;40%的電路供應1.0V電壓並操作在2GHz;而剩餘的50%電路則供應0.7V電壓並操作在500MHz。這種整合將對特定情況提供最好的可實現最終電源性能。

目前,設計者擁有一系列工具和技術以控制晶片的電源性能。這些從簡單到複雜的技術提供了各種改進效能的可能性。但在晶片設計方法學中,對於僅使用傳統甚至是先進後端設計工具的設計人員來說,關於晶片設計技術仍然有很大的改善空間。

作者:Michel Laurence

CEO

Octasic公司




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