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Synopsys推出PrimeYield良率分析套裝工具

上網時間: 2006年07月31日     打印版  Bookmark and Share  字型大小:  

關鍵字:PrimeYield  65奈米  可製造性  lithography  良率 

針對65奈米與更先進製程的可製造性問題,EDA廠商新思科技(Synopsys)日前推出PrimeYield套裝工具。此工具可有效整合設計與製造流程,並能精確地預測設計所導致的機制(design-induced mechanisms)對於製造公差(manufacturing tolerance)的威脅,而且把自動化的矯正指引(automated correction guidance)提供給上游的設計執行工具。

PrimeYield解決方案是Synopsys與業務夥伴密切合作所開發出來的,並以晶圓廠與整合元件製造業者(IDM)所使用的生產基線(production-baseline)技術與製造模式為基礎。PrimeYield能夠在投片之前預測與矯正會對製造有所影響的設計型態,因此預防了製造公差所衍生的問題,讓設計業者可以順利改進在65奈米設計中對於可製造性問題的掌握。因此,製造廠商就能夠提升製程效率,以及把良率的損失降到最低。

同時,PrimeYield也可以讓設計業者預覽會影響到65奈米與65奈米以下產品可製造性所面對的問題,而且利用與設計執行工具的連結,來迅速而容易的矯正這些問題。也就是說,它提供了極重要的工具組,讓設計者在投片前就能更正與修改設計。

在65奈米與65奈米以下的設計流程中,晶片的生產對製程問題極為敏感,例如微影錯誤(lithography errors)、化學機械研磨(CMP),以及粒子所導致的缺陷(particle-induced defects)等。為了處理這些關鍵問題,PrimeYield設有下列的模組來因應:lithography compliance checking (LCC),它可以在設計過程中及早向使用者指出潛在的微影錯誤與製程變異效應(process-variation effects);Model-based CMP,它可找出與分析不均勻的金屬填方,而這類不均勻的問題都是造成先進晶片設計中失誤的主因之一;以及關鍵面積分析(CAA),它可以針對設計佈局中有較有可能產生良率問題的區域,進行分析與改進。

PrimeYield除了提供高精確度之外,也可與設計建置工具緊密連結。PrimeYield可在新思科技先進的實體建置解決方案IC Compiler中提供自動除錯功能,以及在Star-RCXT工具之中驅動精確的寄生擷取(parasitic extraction)。它也包括了對於Star-RCXT擷取工具與PrimeTime靜態時序分析(static timing analysis)工具的提升,進一步的強化了設計與製造之間的關聯性,而有助於65奈米與65奈米以下良率的提升。同時,這項目前在時脈簽核(sign-off)方面最佳的解決方案,也能夠改進設計強韌性與提升參數化良率。




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