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可提高Spice模擬精密度和速度的新產品FastSpice問世

上網時間: 2006年09月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:模擬  鎖相環  驗證  精密度  引擎 

Berkeley Design Automation公司最近發佈兩款新產品-類比FastSpice和RF FastSpice。該公司宣稱這兩款產品可將Spice模擬速度提高5到10倍,並仍能保持完整的Spice精密度;主要是針對一些較為先進的應用,如採用奈米矽晶技術的gigahertz晶片設計。

Berkeley公司成立於2005年,首款產品是採用‘精確電路分析’技術的PLL噪音分析儀,該產品是以某位Berkeley共同創始人的博士論文為基礎。該技術的增強版本被應用於FastSpice產品中,而先前的PLL噪音分析儀則成為了RF FastSpice附加的一個選項。

“我們一直致力於建立一個通用、先進的類比與RF驗證能力。”Berkeley公司營運長Paul Estrada表示,“我們決定專注於異常艱難的市場,即鎖相環(PLL)噪音技術,僅從此處切入較為專注的市場,並進一步檢驗我們的技術。”目前,Berkeley公司已擁有包括松下、NEC、智原、富士通和Thine 等公司在內的十多家客戶,該公司因而認為擴展其技術應用範圍的時候已經到了。

快速的Spice模擬器以前就有,但Berkeley公司的產品是全新的,Estrada指出。“具有全新精密度範圍的快速Spice模擬產品完全符合Spice準確性的要求,絕無絲毫性能妥協。”他說,“目前市場上的每個FastSpice模擬器都只是假定和近似於所要求的精確度,並會犧牲某種準確性來獲取較高的性能。”

目前的快速Spice模擬器主要用於數位設計,Estrada表示。它們需要在模組級進行廣泛‘調整’才能處理多個頻率,類比設計師可能用它們進行功能驗證,但不能利用它們獲得準確的測量,Estrada表示,這種模擬器通常聲稱在Spice精密度的1%或2%內,但這在模擬測量應用時是不夠的。他還說:“用戶所需的精密度已經到了微伏級,因此我們也必須達到這一精密度的等級。”

Berkeley公司的新產品具有‘多速率’瞬態引擎以處理多頻訊號,而不需要做調整就能返回準確的測量結果。“該產品適用於所有先進的類比和RF設計者。”Estrada說,“我們正尋找目前市場上的工具無法勝任的應用;儘管目前用戶也在使用Spice工具和RF模擬工具,但是用起來相當艱難。”

類比FastSpice的瞬態引擎提供了時域分析功能,可進行 AC/DC和線性噪音分析。RF FastSpice增加了隨機非線性引擎、諧波平衡引擎、統一的時間與頻率分析,以及週期分析功能。它還能提供週期性穩態、AC、傳輸函數和噪音分析,以及振盪器相位噪音和抖動分析。

然而,Berkeley公司並不主張把它的這兩款新產品直接作為Spice的替代品。該公司的策略是為那些難度較大、可能需要數小時模擬時間的模組提供附加功能,Estrada表示。

FastSpice產品可與Cadence公司的類比設計環境整合在一起,而無需專用的模型。它們也相容於新思科技的HSpice網表和Cadence的Spectre網表,並可接收Verilog-A、S參數和BSIM模型。“它們相容於目前設計師使用的所有參數,”Estrada說。

模擬器採用完整的Spice矩陣解決方案,並確保100%的Spice精密度。如果用戶發現有任何例外的情況時,該公司將視其為缺陷並加以修復,Estrada表示。


圖:FastSpice符合標準流程,能夠實現100%的Spice精密度要求

該產品的加速功能源於多速率瞬態引擎,Estrada指出。現有的Spice和FastSpice模擬器使用的是單速速率引擎,因此不是精確高但很慢(Spice),就是速度快(FastSpice)但精確不高。要想使用現有的FastSpice模擬器,設計者必須對模組進行‘調整’,將它們分解成接近?定頻率的一些較小模組。

“發現這些問題後,由於想到多速率設計,因此我們就開發了多速率引擎。”Estrada說道,“這是一個相當棘手的數學問題,不過如果你有深厚的數學基礎,就一定能實現完美的精密度和更高的性能。”

Berkeley公司在日前舉行的RFIC研討會上提出了一篇論文,文中指出該公司在解決具有高離散性時間常數的‘高難’微分方程方面取得了進展。文章中指出,透過把被拒的時間步驟數減到最少,可以減少迴圈次數,而且在電路中相對休止期間,還可以對時間步驟數和積分階數進行修改。

目前這些產品已可供使用;富士通和Thine公司並正使用FastSpice產品,Berkely公司透露道。

作者:葛立偉




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