Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

有效利用系統級封裝設計提升產品開發優勢

上網時間: 2006年10月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:系統級封裝  SiP  SSN  先進封裝  流程 

在成本、密度和上市時間的激烈競爭中,大量以無線和消費為中心的IC和系統公司正轉向系統級封裝(SiP)設計以獲得競爭優勢。這些公司不僅在開發緊密型、高性能、多功能產品等方面面臨諸多技術挑戰,同時也處於快速變化的激烈競爭市場中,因此他們必須設法降低產品成本、縮短產品設計時間。

應時而生的SiP設計在這方面具有明顯的優勢-可以利用更少的空間提供更多的功能,並能減少設計週期。但要想發揮SiP設計優勢,EDA軟體供應商必須開發出具有新功能的工具,並提供可擴展的設計方法和流程

理想的解決方案可以幫助SiP設計團隊成員在IC環境中製作裸晶抽象,在IC和基板設計環境中進行RF設計,同時在封裝/PCB整合設計環境中提供封裝/板級協同設計。

為什麼用SiP?

雖然SiP設計和系統級晶片(SoC)設計何者更具優勢尚無定論,但這是兩種無法相互取代的技術。事實上,大多數時候,IC公司會發現SiP可以實現SoC無法做到的事情。重要的是,SiP可以透過包含接合線、覆晶晶片、堆疊元件、嵌入式元件、MEMS和多層封裝等技術的組合,可實現很高的功能密度(圖1)。因此設計師可以用SiP實現技術上用SoC不可行或過去僅能用PCB設計實現的子系統和系統。

另外,SiP技術能夠在互連層實現更低的功耗和噪音,在混合和匹配IC技術上有更大的靈活性,可透過內建被動元件減少電路板大小和成本,並增加封裝強度,減少電路板層數。相對基於SoC的現有解決方案而言,SiP模組開發速度會更快。舉例來說,使用多種不同技術的IC、分離式元件和射頻結構的2.5G行動電話用SiP技術可以在數個月內開發完成。而要將這些功能整合進SoC的話,成本可能非常昂貴,技術上無法實現,或是會錯過最佳上市時機。

向主流技術發展

如今SiP技術還是由專家使用一些專用工具和技術實現。雖然這些‘專家級工程’方法可以滿足剛開始的先進產品要求,如將記憶體整合進手機晶片,但它們的整合度、自動化程度或先進性不足以提供最新無線可攜式消費設備所要求的高性能SiP模組。

主要問題在於缺乏參考流程,概念可行性耗時且經常不夠精確,還有設計鏈間的合作性很差。為縮短設計週期改善產品上市時間,SiP設計必須從專家技術發展為主流設計技術,即這種技術必須具有自動化程度、整合度、可靠性和可重覆性。需要新工具功能的三個明顯領域是系統級協同設計、先進封裝和RF模組設計。


圖1:利用封裝整合一個或多個IC和分離、嵌入式與其它封裝的元件,可成功製作模組並作為標準元件

系統級協同設計

雖然目前有各種不同等級的協同設計解決方案可用於單晶片設計,但SiP技術需要比市場上任何方案更多的功能和更高整合度。主要原因是根據定義就能知道SiP的電氣複雜度高得多。更多的晶片吸收更多的電流,而更快的晶片更容易受時序和電磁噪音效應的影響。

SiP的電源供給比單晶片封裝設計複雜,因為多晶片共享封裝基板內的電源網格,一些晶片甚至直接與另一顆晶片共享電源。為透過基板向晶片提供乾淨的電源,需盡量減少直流電壓降及隨頻率變化的阻抗。隨著晶片I/O數量的增加,同步開關噪音(SSN)成為影響性能的主要因素,同時也帶來訊號與電源完整性挑戰。

為滿足這些挑戰,SiP設計師必須管理所有相關設計架構上設計元件間的實體、電氣和製造介面,即整個系統互連。總之,設計師需獲取整個系統連接,然後將連接介面傳遞給數位IC、定製IC、SiP和PCB等不同設計領域。

這對目前的設計工具和方法來說要求很苛刻。必須在設計開始就大膽創新。一種解決方案是製作抽象或虛擬的系統互連(VSIC)模型,幫助設計師可視化和製作系統級或SiP級互連(從I/O緩衝到I/O緩衝)原型。設計師使用VSIC模型可以成功執行多架構層次的設計最佳化和折衷。

設計師可以平衡時序、訊號和電源完整性要求。他們可以試驗訊號方案和拓樸,然後透過模擬驗證時序、噪音預算,最終檢查誤碼率(BER)是否滿足要求。還可以透過製作電源供給系統原型驗證到核心和焊盤環的供電,確保沒有SSN問題。

在領域相互交叉的SiP協同設計流程的幫助下,設計師可以製作更小的晶片,因為可以最佳化I/O焊盤環以實現更小封裝。他們還可以降低功耗,減少電磁噪音,以實現更快的元件性能,同時減少PCB層數,使PCB成本更低和更容易實現。

這種協同設計過程還解決了令人困擾的‘誰來設計SiP’問題,因為它可以確保所用方法具有足夠的靈活性,適合不同設計領域的成員。有了真正的協同設計流程,無論用何種實現架構驅動SiP設計-IC團隊架構師、技術行銷人員、封裝架構師或系統PCB架構師都將具備執行設計能力。

三維封裝技術

為提高功能密度,SiP設計可在封裝內整合複雜的三維結構。封裝種類包括堆疊的接合線晶片,堆疊在覆晶晶片上的接合線晶片,晶片到晶片直接相連,使用中間基板支援覆晶晶片的背靠背堆疊以及包括多級封裝在內的其它複雜組合。

由於堆疊方法受設計師或製造商想像力的限制,因此如果要成功連接和建模接合線、凸塊和球,必須完全瞭解它們的三維形態。然而,在目前的二維工具、二維規則和簡化的電氣模型假設條件下仍無法實現。SiP實現要求從三維的角度觀察封裝,並需設立三維規則和開發新的三維工具。

三維結構的電子模型本身也會帶來許多問題。設計師不能再採取PCB設計中常用的正交/對角走線方法了。採用這種方法一般有個前提條件,即存在理想的電源平面,因而允許用戶簡化走線模型。由於SiP設計中常用‘瑞士乾酪’平面,因此需將平面的精確模型與走線結合才能更好地瞭解SSN和返迴路徑。

在電源供電和全波抽取領域中還必須改進性能和容量。供電系統中的直流電壓下降和交流阻抗必須被建模才能最佳化去耦電容器。對於工作在更高頻率(如3GHz)的元件,還需要採用全波技術。如今這樣的技術執行起來很慢,執行一次抽取常常需要數天的時間,因此更突顯了工具改良的必要性。

SiP設計的另一項關鍵是如何有效散發大量熱能,因為這些熱量會導致晶片產生熱點以及焊接點和晶片連接處的熱應力效應。SiP實現要求在製造前對這些電氣和熱效應進行驗證。對成功的SiP設計來說,能將電氣和熱模型引進IC設計領域,以便IC設計工具執行更接近實際邊界條件之精確分析的設計流程相當重要。


圖2:對跨越三個差分對電場的三維描述;SiP設計要求三維的電氣與實體描述

RF模組設計

RF模組必須在RFIC設計過程中得到設計和驗證。為實現這一目標,RFIC和封裝設計這兩個不同領域必須統一。為實現這一點,設計師需在IC和RF模組之間做出折衷。例如,是否應該將電感放置在晶片中有重要價值的地方或放在基板上?如果沒有完整設計描述,像這類問題是無法被描述、模擬和解決的。

用來為晶片和模組製作單個原理圖的設計方案是很好的起點。設計師隨後就能從晶片和基板抽取寄生參數,然後將這些寄生參數返回原理圖進行模擬。

另外,在RFIC設計中常見的一些功能在RF模組設計工具中也需要用到。例如,用於基板級RF被動元件的參數化單元(P-cell)在定製IC工具中是標準配置,但在目前領先的封裝設計工具中卻沒有。因此將整合它們是任何SiP方案必須要做的一部份工作。

本文小結

總之,SiP設計能讓製造商將許多IC和封裝的組裝與測試技術結合,製作出具有最佳成本、尺寸和性能的高整合度產品。EDA軟體供應商正開發先進技術幫助SiP設計團隊應對各種挑戰,特別是在協同設計、先進封裝和RF模組設計領域。最近SiP設計團隊和EDA軟體供應商在這方面取得了很大進展,因為SiP技術的前景-降低成本、縮短上市時間、減小外形尺寸和降低功耗是如此的引人注目而無法被忽視。

作者:Keith Felton

產品行銷部總監

Cadence公司

Jamie Metcalfe

商業開發副總裁

Optimal公司




投票數:   加入我的最愛
我來評論 - 有效利用系統級封裝設計提升產品開發優...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首