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保證65nm節點低功耗設計成功

上網時間: 2006年10月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:低功耗設計  電源管理  90nm  65nm  時序 

隨著半導體技術發展藍圖持續朝90奈米及以下製程節點推移,愈來愈多可攜式消費性電子產品的晶片設計也對低功耗性能提出了重大挑戰。在這些先進製程的晶片設計中,電源管理的終極目標是在將價值十億美元的產品投放市場時,實現最低功耗、最佳時序和最小面積。針對新一代消費性或可攜式電子產品設計所要求的低功耗特性,最大挑戰是在不犧牲性能的前提下,提供具有最佳性價比的元件。

特別是針對採用90和65nm節點的無線、行動和消費性IC來說,情況尤其如此。然而,在整個晶片的設計過程中,從構想開始直到確實投產,每一個步驟都可能會影響最終的功耗表現。在這一過程中必須擁有正確的觀念以確保不會採用錯誤的方法影響整體設計性能,甚至發生必須重覆設計的情況。所以,應該結合採用哪些低功耗技術呢?另外,工程師在設計中如何在高性能和低功耗間取得最佳平衡呢?

本文將就邁入90和65奈米節點後的低功耗設計探討一些實際開發時的經驗與技巧。遵循這些經驗與技巧,將有助於在先進製程節點中獲得成功的低功耗設計。

建議的方法

•根據邏輯層和邏輯域的不同,在暫存器傳輸級劃分多電壓設計。將時脈作為獨立同步域。編寫模組級隔離單元(isolation cell)和電平轉換器,以確保對電源控制成功進行形式驗證和模擬。若需對實體模組進行硬化,就要提供設計約束,同時也要具備連接至一些必要的模組埠的能力。

•在暫存器傳輸級(RTL)合成時,不僅在邏輯鏈路而且還在時脈樹實現時脈閘控,以降低動態功耗,並減少面積。

•將電平轉換器安放在靠近各電壓域邊界的地方,以簡化第二級電源迴路的走線,並保證當有電壓交叉時,所有電平轉換器同時動作。

•在佈局時,靈活地配置集群暫存器。集群暫存器省電;而將這些暫存器分散開來可提升性能。

•採用多閾值庫,盡早對泄漏進行最佳化。在暫存器傳輸級合成時,要考慮泄漏功耗。

•盡量採用各種技術來切斷啟動模組,如隔離單元、狀態保持暫存器、電源閘控單元、多閾值(MT)CMOS單元和‘永遠開啟’的緩衝器。

•分階段喚醒休眠模組。突然啟動會產生突波電流,因而降低可靠性。

•在幾何尺寸粗細不同的多閾值CMOS間進行權衡取捨。精細製程開關速度快,尺寸較粗的製程能減少漏電流。

•突出最關鍵的時序拐點。


圖:電源切斷期間,已知狀態保留在暫存器中

不建議的方法

•對時脈閘控投入過多。最佳化的低功耗時脈樹實現必須考慮時序、斜率、插入延遲、區域與阻塞、以及動態和泄漏功耗。某些設計師僅注重其中一兩個要求,所以其最終得到設計會顯得稍為遜色。

•忘記電壓感知掃描插入的可測試性設計。在可測試性設計過程中,不允許掃描鏈穿越不同電壓島。自適應電壓掃描技術也能將阻塞和電平轉換器的數量減至最小。

•對簽核(signoff)時序、串擾和功率分析估計不足。功率的最壞拐點通常與時序的最壞(或最好)拐點不同,不同作業模式下的功耗會有很大差異。這就是為什麼需採用利用許多獨立拐點同時分析全部模式的多模式/多拐點技術因而擴展簽核流程的原因。

•在泄漏最佳化過程中利用高閾值單元。若在實體合成時,將時序關鍵範圍設定得過於緊密,由於製程變異的原因,許多非關鍵時序路徑反倒變成關鍵時序路徑。另外,從自動測試程式產生的角度講,關鍵時序路徑越多,按速(at-speed)測試模式就越多,因而抬高了測試成本。

•沈迷於‘保持-翻轉觸發器’。保持暫存器(也稱作球觸發器)在單一庫單元中,包括一個觸發器和一個保持鎖存器,這意味著保持暫存器一般比標準暫存器體積大。合成工具必須選定哪個暫存器將被選擇性地替換為離保持暫存器最近的暫存器,以將泄漏損失降至最低,且不加大休眠通路及訊號的面積,及降低其可佈線性(routability)。

作者:Tom Chau

RTL至GDS流程及方法學應用工程部總監

Cheng Shi

低功耗與可靠性產品應用工程總監

Synopsys公司




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