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新一代製程挑戰 測試比設計更棘手

上網時間: 2006年11月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:半導體測試  製程  材料  故障  除錯 

新一代的晶片製程除了將使元件密度大幅提高,也將產生因製程及元件變異性所帶來的挑戰,而且將比這20年來所有的製程技術挑戰更嚴峻。在一場國際測試技術研討會上,美國波特蘭大學電子與資訊工程系教授Robert Daasch發表演說指出:「材料的新組合模式加上其原子級的顆粒,將使新一代半導體對元件變異性更為敏感。」

Daasch表示,挑戰之一即是元件變異性對已設計晶片的影響,挑戰之二則是要學習如何在晶片測試中考量變異性,然後管理相對應的測試製程。身為波特蘭大學IC設計與測試實驗室的主持人,Daasch負責設計與測試製程之間相互依賴關係的研究與教學;他預測,材料的變化及日益增加的元件變異性,將導致更多的統計測試。

由於製程特徵會因單個原子而產生變化,也會在基礎CMOS元件中產生更多的缺陷:「故障模式的數量與類型將會增加,而且是難以辨別其物理原因的故障。」Daasch表示,新型元件也可能會存在與生俱來的不可靠性,除非在進行設計時將製程變異性納入考量,且把測試整合在設計中。

Daasch指出,這些迥異的趨勢會重塑這個產業。晶片缺陷的等級將上升,而其結果所導致的故障模型增加,將會對測試成本造成壓力;與此同時,統計測試則會降低測試數量及測試所需時間。隨著缺陷的增加,測試技術將不得不因應對更快速分類缺陷的需求,還必須提供回饋資訊,以對矯正良率與可靠性提供助益。

統計測試構架能扮演數據採集點的角色並幫助製作自適應測試格式。長期來看,自適應測試將帶來更具機動性的測試,讓每一顆晶片可產生不同的測試結果。Daasch亦表示,新一代的設計將必須同時解決材料與設計測試的問題,僅擴展現有的方法難以預測一個整合了“材料-設計-測試”等因素的製程將帶來的挑戰。

「設計進度表需要改變並縮短,如此測試發展與除錯就不會在關鍵路徑上,」Daasch表示:「否則測試就會成為產品開發過程中最大的瓶頸。」

(參考原文:Test challenges could trump future chip designs, expert warns)

(Tets Maniwa)




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