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UMC與Cadence聯手推出無線SoC參考設計流程

上網時間: 2006年11月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:聯電  益華電腦  RF設計流程  QRC擷取器  Virtuoso 

聯華電子(UMC)與美商益華電腦(Cadence)共同宣佈,雙方在無線系統單晶片參考流程上共同研發的射頻積體電路設計與驗證,已經獲得成功。這項配備Cadence QRC擷取器Virtuoso UltraSim全晶片模擬器的參考流程,結合益華電腦Virtuoso客製設計平台以及聯電的RFCMOS製程,可為客戶提供精確的晶片模擬與驗證流程。

聯電與Cadenc是於2005年10月6日宣佈將就複雜的無線設計,攜手建構完整的參考解決方案。之後聯電即成功產出測試晶片,驗證了Cadenc的QRC擷取技術。Cadenc的Virtuoso UltraSim模擬器,提供聯電電晶體等級的無線電接收器模擬技術,這項模擬技術能將驗證週轉時間減少一半。

透過結合經Virtuoso平台驗證的聯電0.13微米混合信號/射頻PDK,以及Cadenc精確的QRC擷取器技術與Virtuoso UltraSim全晶片模擬器,雙方成功研發設計法則與流程,能驗證佈局後電晶體等級的全晶片無線電接收器。

聯電表示,同時使用Cadenc的Virtuoso平台與聯電RFCMOS製程,能助益無線應用產品的SoC設計;尤其在逆向註解驗證的部分,Cadenc的QRC擷取器提供了便利且精確的設計法則,可預測例如LC-tank電壓控制震盪器等重要區塊的效能。再者涵蓋RLCK的擷取器可以用來預測晶片的頻率與設計效能,為類比/射頻設計公司提供完整的設計環境。

由於對具有更複雜的功能、更小的面積與較少耗電的無線電子產品的需求持續上昇,因此更精確的寄生擷取技術,與電晶體等級全晶片模擬流程的需求也跟著提高。此項技術能降低客製無線系統單晶片的風險與加速其上市時程。這項參考設計流程目前可以在聯電客戶支援通路取得。




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