MinChip技術自動實現晶片尺寸最佳化

在許多消費性應用中，更小的IC晶片尺寸往往對獲利與否具有決定性的影響。新思(Synopsys)公司最近開發的新技術MinChip正是以這類應用為目標，據稱能夠自動該新技術能用以找出可佈線的最小晶片尺寸。

新思公司並未以MinChip作為一款獨立的產品或選用功能來發佈，而是計劃在今年年底前將它整合於JupiterXT平面規劃器，Galaxy建置工具產品行銷經理Bernie Mortell透露道。由於所有的新思版圖規劃功能都被整合於IC Compiler，因此MinChip也將提供給IC Compiler用戶使用，她表示。

MinChip在嘗試佈線和佈局後開始進行平面規劃。它可執行Mortell所謂“虛擬佈局與虛擬佈線”的工具來發現最小的裸晶尺寸。用戶仍必須執行最終的佈線和最佳化，並針對時序、電源和訊號完整性而執行設計收斂。

“我認為所有的用戶都將從中獲益，但最大的受益者將是那些為消費性電子產品設計大量元件的用戶。”Mortell說。另外，她表示，目前要找到最小可佈線的裸晶尺寸仍然是一項缺乏可預測性的手動過程，還需要許多次的反覆才能完成。

然而，MinChip卻能夠“接受目前的網表，並將它壓縮到最小尺寸，整個過程一次完成，用戶不必經歷多次反覆的過程。”這種自動的方法可以減少工程時間和資源浪費，她補充道。

MinChip在JupiterXT中還可作為一項新增的命令。Mortell表示，當MinChip修改佈局時，它會保留與設計“有關的佈局”，從而保存巨集佈局、接腳分配以及晶片或模組形狀。

用戶可以自動執行MinChip，Mortell指出，或者為MinChip提出某些原則。例如，用戶可以要求MinChip將嵌入式元件保持在固定位置，在模組之間保留一定的空間，或將重點放在裸晶的某個區域。據稱該技術在一個兩百萬閘的設計上的執行時間只需約4小時，在40萬閘的設計上執行時間只需1個小時。

新思公司表示，對用戶設計內部測試顯示MinChip平均可以節省9%的面積。其中一些設計的裸晶尺寸已經完成手動最佳化，而尚未進行進行最佳化的設計面積縮減幅度可達36%。

MinChip對其它設計參數並沒有太大的影響，Mortell說。“一般而言，我們發現時序的改變並不大。我們認為實現更小的裸晶面積將有助於良率的提高。同時壓降也有更好的功率性能，因為元件之間更為密集了。”

也許最重要的是用戶不須支付任何額外的費用。“我們相信這將會增加我們可為用戶所提供的附加價值。”Mortell指出。

圖：佈局規劃後的自動化流程可用以找到最小的裸晶尺寸

作者：葛立偉