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運用PDK功能處理擴散效應長度問題

上網時間: 2007年02月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:PDK  擴散效應  類比電路模擬  layout  佈局 

MOS BSIM模型內的擴散效應長度會顯著影響130nm及以下製程的類比電路模擬。這些也稱之為應力效應的作用來自電晶體的淺構槽絕緣特性,可在模擬中透過表示從閘到擴散邊緣距離的sa、sb與sd實際參數來獲取。這些距離會影響元件閾值和遷移性,這將影響電晶體匹配,並在電流鏡中導致更大誤差。

電路設計師希望電路模擬盡可能與後佈局模擬接近,以避免元件在原理圖和佈局階段的差異而導致必須進行的改變。為使原理圖模擬更好地匹配後佈局模擬,設計師必須估算原理圖中的元件如何在佈局中進行整合,並控制用於模型與佈局特徵的參數。

預測佈局取決於電路和佈局設計師之間的溝通,能以手動方式或自動完成。手動溝通由在原理圖上做的註釋組成;自動溝通則以類似約束編輯器的工具實現。控制模擬參數的能力取決於製程設計工具套件(PDK)的設定。

在Cadence類比/混合訊號設計中心,電路設計師能利用PDK參數控制擴散長度(LOD)參數。首先,一個布爾實例參數為sa和sb設定了更寬鬆的值。然後將值設定為一個更大的固定值(如3u)。

在原理圖模擬後,於LVS中對這個寬鬆值進行檢查,以確保它們能在佈局中令人滿意。實體驗證工具會擷取實際值,該過程會包含在後佈局模擬程序中。若設計師預期該元件將被放在一個LOD效應將被最小化的電晶體鏈中,則應設定該布爾參數。為了能在感應電路中控制LOD效應,我們添加了直接編輯sa和sb的能力。

針對多晶矽微影控制,以及無需為基板增添S/D電容流量就能增加sa與sb的情況,電晶體兩端之偽閘(dummy gate)的數量選擇也被包含在MOS pcell中(這些偽閘在關斷狀態下是連在一起的)。虛擬參數會直接為電晶體pcell佈局添加指(finger),而不是等到之後再由佈線工程師進行手動添加。

要良好預測LOD效應,必須在電路和佈線設計師間進行溝通。採取適當的作法可減輕LOD效應,而PDK可讓電路設計工程師在原理圖模擬階段,就能成功地匹配後佈局模擬。

作者:

Larry Aschliman

設計工程師

Cadence

lda@cadence.com




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