Global Sources
電子工程專輯
 
電子工程專輯 > 介面技術
 
 
介面技術  

用串列RapidIO處理高速電路板設計訊號完整性問題

上網時間: 2007年02月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:RapidIO  預加重  訊號完整性  SI  高速介面 

訊號完整性(SI)問題正成為數位硬體設計人員越來越關注的問題。由於無線基地台、無線網路控制器、有線網路基礎架構及軍用航太電子系統中數據速率頻寬增加,電路板的設計變得日益複雜。

目前,可提高整體吞吐性能的晶片間高速串列鏈接已獲得廣泛應用。處理器、FPGA及數位訊號處理器可相互傳輸大量數據。這些數據可能必須從電路板發出,透過背板傳輸至交換卡,而交換卡可將數據發送至機箱內的其他卡或‘系統’內的其他地方。支援RapidIO的交換可實現這些不同元件間的互連,並廣泛用於滿足這些應用的即時頻寬需求。

本文主要探討涉及高速介面設計的訊號完整性挑戰及相關事項,最佳化RapidIO交換的功能旨在實現高速設計中較高的訊號完整性。

高速介面設計挑戰

訊號品質對整體系統設計都非常重要。對串列RapidIO而言,訊號品質透過接收眼圖的大小進行量化。接收眼圖是一個無限延續的軌跡,其中,波形會隨上一個軌跡不斷重覆(如圖1所示)。眼圖開得越大,訊號品質就越好。

訊號品質可能受多方面的影響:訊號通道中出現噪音或其他雜亂訊號、訊號佈線差、外部源的傳導或輻射、系統本身產生的噪音。上述所有因素結合在一起會導致接收眼圖縮小。除電路板級問題外,訊號完整性亦可能受到連接的來源(傳輸端)及目的地(接收端)的影響。因此,應在整體系統級的訊號完整性中考慮來源及目的地的IC特點。


圖 1:典型高速訊號眼圖。

就電路板設計而言,應考慮的常見因素包括:

1. 電路板的電源輸入、本地調節器的輸出及分配

2. 時脈產生及分配

3. 退耦

4. PCB基礎材料

5. 晶片間連接

6. 電路板間連接及背板連接

7. 電路板層疊及阻抗控制

8. 機架間連接器、電纜及接頭

當工作頻率高於300MHz時,依照慣例,適用於較低頻率電路板設計的大部份設計均需修改。必須考慮當波長與電路板尺寸可比時出現的因素。這不僅適用於基本頻率的波長,也適用於構成完整波形的傅利葉(頻域)分量。

FR4材料仍可成功作為電路板的基礎材料,但在較高頻率下,不僅需要考慮材料的介電常數,還需要考慮損耗係數。過孔的設計也變得非常重要,因為未使用的管長部份(在較低頻率下其影響可以忽略)阻抗會與較厚電路板及背板的阻抗不匹配。最好在完成設計後模擬,以引起對訊號完整性不太理想的佈線的注意,並指出串擾區域。

電路板上有關訊號完整性的特定挑戰是由於高速處理器匯流排及高速記憶體介面的存在、時脈產生及時脈噪音及各種電路板噪音源而引起,通常包括:單端並聯匯流排、電源分配、阻抗匹配、接地彈跳、串音及時脈產生。

串列RapidIO交換機

串列RapidIO互連適合處理上述的訊號完整性難題。RapidIO是晶片間、電路板間及機箱間互連的開放標準,由嵌入式運算領域領導廠商設計,能滿足無線基礎架構、網路、儲存、科學、軍事及工業市場等設備對可靠性、成本效益、性能及可擴展性的要求。

RapidIO是一種專為滿足目前及未來嵌入式應用需求而設計的點對點數據封包交換互連協議。RapidIO實體層1x/4x鏈接串列規格能滿足採用電子串列連接設備的實體層媒介要求。該規格定義了使用單向差分訊號設備之間的全雙工串列實體層介面(鏈接)。此外,對於需要更高鏈接性能的應用,它還允許將四個串列鏈接組合在一起。它還定義了用於鏈接管理及透過鏈接傳輸數據封包的協議。

RapidIO系統的架構由端點元件及連接端點的交換結構組成。設想端點作為郵件系統中的出發點,交換機作為擷取封包並將封包發送至目的地。RapidIO互連架構根據規格被劃分為層狀架構,包括邏輯層、公共傳輸層及實體層。RapidIO協議的實體層由晶片串列器-解串器(SerDes)處理。SerDes的特性對硬體設計人員在設計電路板時所面臨的訊號完整性問題具有一定的影響。交換機設計的許多方面也將影響訊號完整性。

提高訊號完整性

時脈產生 就啟動器而言,sRIO交換機必須具有實現低抖動的無噪時脈訊號。低抖動訊號基本上具備低相位噪音的特性。若增加輸入時脈訊號以實現較高頻率的輸出訊號,就必須最佳化晶片電路,以產生最小的相位噪音。Tundra的Tsi57x串列RapdIO交換機透過採用整合低噪音放大PLL的125MHz及155MHz時脈產生高達3.125Ghz的輸出訊號。相較之下,目前許多產品採用獨立電路實現上述功能,無法實現低抖動。

可程式傳輸預加重及接收器均衡 在高速電路板設計中,由於訊號經過電路板由晶片傳輸至晶片或透過背板傳輸,因而需要考慮訊號的衰減。簡而言之,實際訊號在到達端點時強度會減少,並可能出現相移。通常,在所有媒介中,高頻率諧波較低頻率諧波衰減的比例更大。僅增強整體訊號並不夠,因為它會擴大噪音層,並且沒有解決相移問題。串列RapidIO交換及端點(像GbE及10GbE等所有其他高速設計一樣)利用技術避免該問題並保持原始訊號的完整性。

若要了解傳輸預加重及接收器均衡的影響,可以回顧眼圖,其目標是實現‘開眼’。若未運用這些技術,眼圖會開始‘閉合’。

傳輸預加重技術可將高頻加入傳輸訊號,以解決訊號衰減及端點間相移的問題。因此,與簡單地放大所有頻率(該方法亦會增加交換晶片的整體功耗)不同,傳輸預加重可透過傳輸功能有效增強輸出波形,增加輸出波形的高頻量,而同時使用虛擬組件對其進行相移,解決因傳輸媒介引致的相移。該方法對於保持訊號的完整性及保持眼圖相當有效。圖2說明利用傳輸預加重的影響。


圖2:傳輸預加重對眼圖的影響。

儘管傳輸預加重通常在許多高速IC中應用,以最佳化整體系統級的訊號完整性,但‘傳輸端’的傳輸預加重應與‘接收端’的接收器均衡一並使用。接收器均衡運用增強器傳輸功能,補償因電路板及背板引起的高頻傳輸損耗及相移。由於這些傳輸損耗在訊號到達目的地IC(本文意指串列RapidIO交換)前產生,因此通常在訊號發送至系統中的下一個傳輸部份(另一交換)或端點前,交換機必須採取措施補償這些損耗。接收器均衡的功效與傳輸預加重類似,可改善整體訊息噪音比。注意:連接至交換晶片的各鏈接可能具有不同的特性。


圖3:帶串列RapidIO交換的無線基頻交換機及各種鏈接速率。

例如,圖3中,FPGA的鏈接可能穿過電路板上的多個區域並可能經過數層而受到EMI影響,而來自交換的DSP鏈接可能以較低的速度執行且距離相當短。最後,背板鏈接也可能具有較高的速度且經過多個連接器。上述三種鏈接在振幅及相位方面的衰減特性各不相同如圖4。


圖4:接收到的訊號被不同鏈接所影響。

同樣,各鏈接的接收器均衡需要將各有不同,且需編程方可使用。所有Tundra RapidIO Tsi57x交換均具有該特性,而就訊號完整性而言,該特徵將大幅簡化系統級設計。

串列RapidIO標準支援三種不同的鏈接速率:1.25G波特、2.5G波特及3.125G波特。交換可分為兩類:同步及非同步。

同步交換指所有埠必須以相同速度運轉的交換。

非同步交換指各埠可按特定鏈接的通訊量需求所需的頻率運轉的交換。

在大部份應用中,最佳解決方案是非同步交換,它不僅具有能以較低的系統整體功耗滿足通訊量需求的優點,而且就訊號完整性而言,它受串音的影響更小。

封裝及互連

訊號完整性問題可能在很大程度上受封裝及基礎材料設計影響。例如,高性能覆晶晶片及打線接合封裝可改善功率傳送並減少回程損耗。就RapidIO交換機而言,改善阻抗匹配以維持100歐姆差分阻抗及較低的變差相當重要。覆晶晶片封裝可有助於改善上述情況。

矽晶片供應商可能會選擇球狀映射簡化從晶片至球閘的訊號傳輸,但其作用並非僅限於此。在理想情況下,設計球狀映射時會考慮整體系統級的實現。例如,在設計球狀映射時,須謹記將週邊IC鏈接至交換晶片。應對有關設計進行最佳化以最大程度減少層數及所需面積,這樣可改善最終設計訊號完整性。配有相當密集的球狀映射的IC在電路板上需要許多層,才能將訊號從IC中發送出去,因而導致高成本的系統級設計。另一個問題是訊號通道間的串音,該問題在上文討論同步及非同步RapidIO交換的區別時已提及。與訊號通道間串擾及高效球狀映射緊密相連的一個問題是電源與接地接腳之間的間隔。若將太多串列RapidIO埠插入小型封裝,可能會由於串擾而導致訊號完整性問題,因而導致在訊號從交換機傳輸到端點時出現‘閉眼’。

設計技巧

現在,我們回顧一下訊號完整性的另一方面,即電路板級的設計問題。設計人員可以採取許多設計指引來控制噪音產生的影響。通常,好的設計慣例可以幫助電路板設計人員控制電路板級通訊產生的訊號噪音,包括限制外部噪音源以及解決設備本身的噪音。

首先,所有設計均應採用正確的走線寬度、間隔及拓樸,以確保每個走線的阻抗與其傳輸元件匹配。阻抗不匹配可能會影響前緣與後緣的品質、穩定延遲時間、串擾以及EMI。

必須確保同步訊號組之間有足夠的通道間隔,必須限制通道長度並將差分對訊號之間的偏移降至最低。佈線時應大幅地減少佈線層轉換次數,因而限制寄生效應。不必要的電感及雜散電容器中的過孔成本非常高,應盡量減少。除BGA襯墊外,通常每個通道最多允許有兩個過孔。

對訊號完整性徹底驗證至關緊要。利用估計寄生效應,設計前分析可提供了解設計性能所需的數據,但準確的後設計寄生效應可提供發現潛在訊號完整性問題所需的詳情。採用該方法,可製作電路網表以進行模擬並記錄結果。

若盡可能縮短通道及訊號通道,透過接地層或彼此實體隔離的方式進行屏蔽,並注意避免阻抗不匹配或任何導致共振的配置,即可獲得良好的訊號完整性。

設計人員如何選擇串列RapidIO交換?正如良好的設計慣例可以幫助電路板設計人員控制電路板級通訊產生的訊號噪音一樣,硬體設計人員需積極考慮時脈產生的特性、傳輸預加重及接收器均衡、最佳化封裝技術、有效的球狀映射及非同步設計串列RapidIO交換機,方可確保系統級設計具有較高的訊號完整性。顯然,在選擇串列介面時,設計人員選擇的晶片不僅要具有合適的功能,還必須是專為解決高速訊號難題而設計交換晶片。

目前,Tundra Semiconductor Corporation可提供具有以上特性的三代串列RapidIO交換產品。Tsi 57x產品線包括Tsi574、Tsi576及Tsi578,各款的埠數各不相同,介於4至16個埠之間,運轉速度介於1.25G至3.125G之間。各埠支援x1及x4通道可選,每埠的功耗為120至200mW。Tsi57x產品線具有本文所述的所有訊號完整性的特徵,包括傳輸預加重及接收器均衡。該產品較前款Tsi56x產品線增加了一些新功能,包括多播功能、矩陣性能監控。另外,許多高階通訊管理功能已經最佳化,可滿足無線基地台、無線網路控制器、有線網路基礎架構及軍用航空電子系統等應用的高性能要求。

透過上述分析可以發現,若熟知基本設計規則,在系統中應用高頻率互連(例如串列RapidIO)時可避免任何與訊號完整性差相關的傳統問題,例如噪音、瞬間效應、串擾或抖動等。

作者:

Devashish Paul

串列RapidIO交換產品經理

Tundra Semiconductor Corporation

devashish.paul@tundra.com




投票數:   加入我的最愛
我來評論 - 用串列RapidIO處理高速電路板設計訊號...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首