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歐洲啟動Vertigo計畫提升嵌入式設計領域地位

上網時間: 2007年03月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:嵌入式設計  驗證工具  SoC設計  Vertigo  歐洲研究計畫 

旨在確保歐洲電子產業維持其嵌入系統領域競爭地位的歐洲研究計畫Vertigo已啟動。該專案針對嵌入系統設計工作平台的驗證和確認,是歐盟第六套框架(Sixth Framework Programme)計畫的一部份,將STMicroelectronics、Aerielogic和TransEDA Systems與四所大學聯繫起來。

ST提供其系統級晶片(SoC)設計專長,Aerielogic和TransEDA提供設計驗證工具。相關大學是瑞典的Linkopings大學、英國南安普敦(Southampton)大學、愛沙尼亞的Tallinn大學和義大利的Verona大學。

該專案目標是開發一種增強結建構模、整合和驗證的系統方法論,針對可配置平台上建構的嵌入系統。該專案計劃將於2008年11月完成,並將把公共組織如Accelera的藍圖作為驗證標準開發的參考,及OSCI作為交易級建模(TLM)標準化的參考。

該專案旨在填補交易級及傳統RTL確認描述時執行的系統級建模和驗證之間的差距。案例取自ST開發的嵌入式系統,將集中在混合訊號/混合語言流程,牽涉TLM和RTL。

(參考原文:Vertigo project to raise EU role in embedded design)

(John Walko)




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