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FPGA/PLD  

選擇最佳的高速FPGA收發器解決方案

上網時間: 2007年03月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:收發器  訊號完整性  均衡  眼圖  transceiver 

目前,許多標準和協議採用高速收發器(SERDES)作為實體介面。這些協議的應用範圍包括通訊、電腦、工業和儲存,以及必須在晶片與晶片/模組之間、或在背板/電纜上傳輸大量數據的系統,但過去的平行匯流排已無法滿足當前應用所需的速度和數據要求。

一種能支援這些應用的最新技術就是具備嵌入式數Gb收發器的低功耗FPGA架構,它能讓設計人員利用高生產率的EDA工具提供實體層和邏輯層建構模組,研發出低成本的小型系統。這些元件和工具提供了FPGA架構的固有優點,包括靈活性、易用性和快速上市時間,這些都是一個新協議進軍市場的關鍵。以下將探討選擇帶嵌入式高速收發器的FPGA時應考慮的一些設計準則。

高速設計用FPGA

將收發器整合在FPGA中,將使得設計師能夠快速解決協議和速率的變化問題,以及為了提高性能和增加新功能時,必須進行設計修改所面臨的重新編程問題,這些迫切需求的靈活性無法在ASIC和ASSP方案中獲得。FPGA提供了一種單晶片解決方案,克服了多晶片方案中的互通作業、佈線和功率問題。FPGA中的收發器在克服訊號完整性問題的同時,也能工作在一系列不同的系統或協議環境中。

收發器選擇考量

收發器的選擇對於要獲得所需的功能設計而言相當關鍵。設計師必須在設計初期階段就分析收發器的功能和性能,並融合頻寬需求、協議、多媒體類型、EMC和互通作業性所決定的設計準則指導選擇。收發器的選擇應該包括規格的符合性驗證;針對抖動、噪音、衰減和不連續性等不利條件下的免疫能力或補償能力;以及應用中的傳輸媒介的類型。根據目前多數元件存在的收發器錯誤紀錄,不難發現將混合訊號收發器整合在數位電路FPGA中僅取得了有限的成功。因此,系統設計師在驗證市場需求時要特別小心,要緊盯著製程、電壓、溫度、核心以及I/O埠,還有矽晶片生產能力等各方面的驗證工作。

評估收發器發射性能的重要工具是眼圖。這是建構在一系列分層PRBS週期上的發射機波形圖量度。透過利用眼狀模板,眼圖可用來顯示特定指標的符合性。如果波形沒有侵佔眼圖模板的張開區,通常意味著它符合抖動、噪音和幅度指標。另外,為確保採用隨機性較高的PRBS序列,並將在示波器上擷取的波形採樣數量減到最少,以便它們不會被錯誤地表徵較差的PRBS性能,需要一個非常謹慎的方案。

在決定生產製程時,收發器眼圖性能更顯重要。在選擇正確元件時還有下述許多其它因素要考慮。

訊號完整性

對晶片內或晶片與模組間的通訊來說,無論通訊是透過背板、電纜還是同一電路板上的直接連接,具有嵌入式收發器的FPGA都是理想的選擇。用串列收發器取代平行高速匯流排可簡化系統設計。在速度高時,平行匯流排容易遭受干擾和串擾,使得佈線相當複雜,有時甚至無法實現。而極具強韌性的串列收發器能簡化佈局設計,減少零組件和連接器數量,還能減少PCB層數。在具有相同的匯流排頻寬時,串列介面的功耗也比平行埠小。

但收發器的更高數據率意味著非理想的傳輸線效應會使佈線更加困難。人們普遍採用FR4板進行PCB設計,因為FR4的製造通常採用玻璃纖維和環氧材料,因此具有容易製造、阻燃、易鑽孔、低成本等特點。遺憾的是,當數據率較高時,各層中的銅線會產生‘趨膚效應’,高頻訊號掠過導體的表面,減少了傳導區域,增加了訊號衰減。FPGA設計師通常對數Gb訊息通道中傳送的訊號頻率點瞭解較少,由於FR4介電材料本身對衰減的影響就極大,在只有幾Gb的數據率上,衰減有可能超過20dB。為了克服這些問題,具有收發器的Stratix II GX FPGA包含了發射機和接收機內部的一些功能,可繼續使用便宜的FR4 PCB材料。

預加重

在數Gb速率時,設計師無法簡單地透過放大訊號解決訊號損失問題,因為這將增大功耗並引起眼圖的閉合。眼圖閉合可能是由發射緩衝的阻抗變壞所引起。在佈局上或連接器中,反射能量的強度呈現出近端的不連續性。預加重透過加重任何訊號變化後的第一個數據符號來對發射訊號進行預失真處理,消除訊息通道中脈衝響應的前端過衝和後沿拖尾。

Stratix II GX收發器提供可程式的預加重功能,允許用戶根據傳輸媒介和驅動能力,在3個抽頭中選取每個抽頭13級中的任意一級。最大的預加重為500%,這對張開1.25m Molex GbX背板上速率為6.25Gbps的眼圖來說已經足夠。圖1a和1b比較了6.375Gbps速率上對眼圖開度的影響效果,該比較採用40吋跡線的Tyco FR4背板。


圖1 a:無預加重(眼圖閉合),b:最大預加重設置。

接收機均衡

預加重是克服傳輸線損耗的有效方法,不過較高的驅動強度將產生電磁干擾(EMI),並且會使系統容易遭受近場的串擾。張開接收機眼圖的一種替代方案或互補方案是利用接收機均衡技術。在許多應用中利用均衡技術來克服損耗並實現誤碼性能改善是可能的。FPGA中的接收均衡透過在接收機端放大訊號中的高頻分量來補償傳輸損耗,而低頻分量保持不變,這將有效地使訊息通道的s-21插入損耗曲線反轉,使得總訊息通道的頻率響應變得最平坦。均衡技術還可以與預加重技術一起使用,來補償具有特殊挑戰性的鏈路。

Stratix GX II收發器是完全可編程的,無論在設計或應用階段,都能在系統工作過程中進行編程,並能與遠距設備及在工作條件很差的環境下實現互通作業性。這使用戶得以配置均衡器,使其在各種訊息通道長度上工作。最大的均衡水平是17dB,採用4級峰值放大器來實現。這確保了所配置的系統能實現元件速率高達6.375Gbps條件下的最佳訊號完整性,而且還省去了極易傳遞誤碼、功耗大並基於DFE的外來接收機架構。圖2為均衡器的SPICE模擬結果。


圖2 a:到均衡器的SPICE模擬輸入,b:來自均衡器的SPICE模擬輸出。

在設計背板時需考慮的重要因素是收發器的輸出驅動能力,因為最佳訊號完整性設置會由於背板佈局、背板插槽數量以及發射卡和接收卡的整體位置不同而變化。由於這種收發器優越的訊號完整性性能,使FPGA能以6.375Gbps的速率在具有連接器的52英吋FR4背板上工作。這種可編程能力和極具強韌性的設計加上低功耗特性,使FPGA可工作在最具挑戰性的背板、電纜、晶片或模組以及數Gb互連設備中。

可編程驅動能力

某些傳輸線損耗可透過增強差分輸出驅動器的驅動能力,以及在接收機裡放大訊號電平來克服。Stratix II GX架構允許設計師在4mA~16mA範圍內選擇驅動能力。實際的Vod輸出驅動電壓電平取決於終端電阻值,對50Ω的傳輸線來說,標準阻值範圍是100Ω。

功率

在所有的高密度背板應用中,功率耗散都是一個主要問題。這些應用的空間有限,功耗和發熱問題必須減到最小,以確保元件溫度在沒有風力冷卻和電源供給情況下仍能保持在所要求的工作範圍內。

為了降低收發器功耗,Stratix II GX採用了專利的PCNL輸出緩衝器技術,該技術使90奈米的PMA(實體媒體連接)層的最大功耗較具備收發器的65奈米FPGA低20%。在40吋FR4串列鏈路上,工作速率達3.1875Gbps時,每四分之一收發器(四個收發器中的一個)所需的功耗為每通道125mW,而工作速率達6.375Gbps時的功耗則為每通道225mW。每四分之一收發器可由1~2個獨立的時脈源來驅動,並具有各自獨立的頻率分配器。時脈和分頻器的結合,能在每四分之一收發器中支援四個不同的數據率,這將大幅降低功耗。利用通道的基本配置能分別判斷通道上的發射機或接收機,進一步節省Stratix II GX收發器的功率。

協議支援

先進的FPGA設計方法能大幅甚至徹底省去設計和驗證FPGA與收發元件間數據通道所需的工作和時間。為了使收發器在滿足特定協議標準時還能具有一定的餘量,並能在614Mbps到6.375Gbps的數據速率範圍內正常工作,Stratix II GX收發器經過了精心設計,可提供經驗證的良好性能。支援的協議標準包括PCI Express、串列數位介面(SDI)、XAUI、Gigabit乙太網路、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纖通道,以及常用的6Gbps長距和短距電介面(CEI-6G-LR/SR)。FPGA基本協議模式能讓架構師在全速率範圍內建構任何符合當地需求或具有知識產權的協議。Stratix II GX系列能滿足嚴格的SONET/SDH OC48/STM16光抖動標準,能整合FPGA的數位和協議功能,以及具備線路介面功能、背板功能、低功耗、低抖動、協議相容的收發器。

來源同步和平行I/O支援

多數應用要求高速來源同步和平行介面提供數據平衡和管線作業。來源同步I/O(SSIO)是一種允許時脈和數據被分別(即使用LVDS訊號)發送的FPGA介面。作為一種鏈路層介面,SSIO用於將數據從收發器傳送到系統進行處理。來源同步I/O必須支援一個足夠高的數據頻寬,以確保能向收發器連續不斷地提供數據。來源同步I/O部份包含動態相位對齊(DPA)電路,該電路將接收機時脈訊號複製到變化的相位訊號中,並將最近的時脈訊號與進來的數據對齊。DPA能夠使來源同步介面支援更高的數據率,支援增強型數據通道開銷,進一步提高數據率,並實現糾錯、加密和線路編碼。

SSTL和HSTL中具有大量可提供標準I/O連接的平行I/O,適合高性能記憶體介面、PCI介面等應用。具有收發器的FPGA面臨的挑戰是如何在具有平行I/O、SSIO和FPGA數位邏輯、且收發器所有埠在工作和被評估時可同時切換的驗證標準一致性,以及抗噪音能力和強韌的抖動性能。

本文小結

由於當前的系統必須支援更高數據頻寬和更高階功能,對高速收發器的需求正急劇增加。透過將高速串列收發器整合在高性能、高密度的FPGA中,可利用現有解決方案滿足多種應用。為了提供全面的、可量產的功能,收發器技術經過了精心設計,並提供FPGA固有的可編程靈活性,使設計平台能隨著新協議的出現和功能的變化支援系統升級,無需變更電路板或背板設計。對今天的高性能應用來說,收發器的固有優點、對整套設計工具和協議支援的需求、以及背板和電纜間互連、晶片間和晶片到模組間的數據傳送等應用所需的低功耗要求,都使FPGA成為理想的元件解決方案。

作者:Andy Turudic

資深經理

高密度FPGA產品部

Altera公司





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