Global Sources
電子工程專輯
 
電子工程專輯 > 測試與測量
 
 
測試與測量  

快速實現多種IC設計的先進硬體加速模擬

上網時間: 2007年05月22日     打印版  Bookmark and Share  字型大小:  

關鍵字:Aldec  HES  硬體加速模擬  ASIC  FPGA 

FPGAASIC(包括SoC)等IC產品設計開發過程中,在晶片燒錄(針對FPGA產品)或投片(針對ASIC產品)之前的系統整合與測試階段,通常會進行硬體加速模擬。硬體加速模擬的目的是利用實體硬體高速執行的特點消除軟體模擬器導致的模擬性能瓶頸,將系統模擬速度提高上千倍。

硬體加速模擬擁有軟體模擬不具備的高速特性,因為若採用硬體方式來驗證物件,則其模擬執行速度將趨近於最終產品的真實速度。雖然硬體加速模擬方法具有高速特性,但卻是以降低除錯能力為代價,如何在高速模擬下提供更強的除錯能力,已成為硬體加速模擬方法所關注的焦點之一。

ASIC設計和SoC的硬體加速模擬正面臨更多挑戰。同時,ASIC和SoC的NRE費用隨著製程的進展呈現高速成長,一次失敗的投片不僅會導致產品上市時間延遲,同時也提高了產品開發成本。這些挑戰包括:

1. 如何把ASIC設計程式碼應用在基於FPGA的硬體加速電路板上?

2. 如何將大型設計劃分到多顆FPGA晶片進行加速模擬?

3. 如何實現SoC的軟/硬體加速協同驗證?

4. 如何實現設計內部的訊號除錯?

5. 如何實現不依賴HDL模擬器的C/C++/SystemC測試激勵,以消除軟體模擬器帶來的性能瓶頸?

6. 如何實現GUI軟體方式的互動除錯平台?

Aldec公司的HES硬體模擬加速系統為上述問題提供了一種解決方案。HES系統能自動將ASIC設計程式碼中的閘控時脈邏輯轉換為FPGA設計中的時脈使能邏輯,並能自動將ASIC設計中的記憶體模型轉換成FPGA內部或外部記憶體。用戶可透過在電腦中插入多片帶PCI介面的HES硬體加速板,並透過設計驗證管理器(Design Verification Manager,DVM)工具自動將大型設計劃分到多顆FPGA晶片中。在HES系統中,用戶可在RTL級或EDIF網表級指定需追蹤的設計內部訊號,並由DVM自動完成相關的程式碼修改等工作。DVM還提供了豐富的API介面函數,保護了硬體加速板的驅動問題,允許用戶透過C/C++/SystemC程式碼直接控制和存取硬體模擬加速電路板,無需透過HDL軟體模擬器提供測試激勵;如編寫基於C的測試基準或編寫用戶自定義開發的GUI軟體等。

針對SoC的硬體加速模擬,HES系統還提供了軟體程式碼除錯能力。透過HES硬體加速板與ARM等處理器子板相連在硬體上實現SoC設計,然後透過ARM子板上的模擬器介面和電腦中的IDE軟體除錯器實現軟體程式碼的除錯能力。在軟體程式碼除錯的同時,用戶還能透過HDL模擬器或自定義開發的GUI應用軟體實現硬體部份的模擬除錯。

HES硬體模擬加速系統

在IC產品的設計開發過程中,大約有60%~90%的時間被用於設計反覆除錯、模擬驗證、原型驗證以及硬體測試;提高驗證工作的效率對縮短產品上市時間和滿足日益複雜的設計驗證需求非常重要。軟體模擬器的模擬速度提升空間有限,無法解決設計規模日益複雜化、開發週期急劇縮短等日益突出的問題,因此,必須尋求一種新穎的和可行的方法。為此,Aldec公司推出了硬體模擬加速系統(Hardware Embedded Simulation accelerator,HES)。

HES採用增量原型技術,能在不同的設計驗證階段將用戶設計中的模組以遞增方式移植到硬體中,隨著用戶設計中硬體移植比例的增加,模擬速度逐漸提升。以往在HDL軟體模擬器中需執行數天的驗證工作,在HES系統中只需要幾分鐘即可完成。HES系統針對ARM、MIPS等嵌入式系統及記憶體設計有專門的解決方案,可大幅提高模擬驗證速度及軟硬體協同驗證除錯的靈活性。HES系統的使用非常簡單,它不需額外的JTAG介面,電纜以及電源等,完全透過PCI匯流排介面實現和主電腦的通訊。

HES系統中的硬體加速板採用PCI匯流排(支援32和64位元PCI匯流排)在軟體和硬體之間設立了連接,並利用先進技術解決了軟硬體速度不一致的問題,保證了加速模擬的結果和實際結果完全一致。HES系統透過DVM工具連接了硬體模型和軟體模擬器,DVM可與任意軟體模擬器組成強大的IC驗證系統。HES硬體加速板透過子板介面實現串聯,以滿足大型系統的驗證需求;HES硬體加速板還支援網路化的團隊設計。HES的硬體加速板有多種型號,支援Xilinx和Altera的多種FPGA,設計師可根據設計規模選擇滿足需求的HES硬體加速板。目前單片HES板最大可以支援1,200萬閘的設計,多板串聯可對4,800萬閘的設計進行驗證。

HES也針對具有大量記憶體的設計提供了解決方案。普通HES硬體加速板上具有128Mb記憶體,包括DDR、SDRAM、SSRAM、DPRAM等類型;只需透過DVM設定外部記憶體(FPGA晶片以外)。針對用戶的大容量記憶體設計(大於128Mb),Aldec公司提供了具有大容量記憶體的HES硬體加速板,如提供256Mb記憶體的HES1x2000板。用戶也可以串聯多片HES硬體加速板,增加對設計和記憶體的加速模擬能力。此外,用戶還可透過插入子板的方式實現大容量記憶體。

圖1顯示了HES系統快速實現硬體加速模擬的流程。其中包括了SoC的軟硬體加速協同驗證流程。

圖1:Aldec公司的HES硬體模擬加速系統的開發流程。
圖1:Aldec公司的HES硬體模擬加速系統的開發流程。

HES系統可快速實現系統整合測試階段的硬體加速模擬應用。透過開放的API編程介面,用戶能開發自定義的測試應用程式,如開發帶GUI圖形介面的互動式控制軟體。DVM工具能自動實現設計程式碼到多顆FPGA晶片的劃分,並自動完成ASIC程式碼到FPGA程式碼的轉換,如閘控時脈邏輯到時脈使能邏輯的轉換,記憶體IP的自動轉換等。此外,HES系統還支援Xilinx公司的ChipScope內部邏輯分析器。

編寫C/C++測試激勵程式

DVM工具提供了C/C++ API應用編程介面。用戶可透過API直接存取和控制硬體模擬加速電路板:如開發C語言的測試激勵,開發具有GUI圖形介面的互動式控制軟體。

通常,硬體加速模擬系統的加速性能受到HDL軟體模擬器的限制。透過編寫獨立於模擬器的C/C++測試激勵程式,能大幅降低模擬器帶來的性能瓶頸。

除了編寫C/C++測試激勵程式外,用戶還可以編寫更高階的應用程式,例如在Visual C++環境中開發帶GUI圖形介面的高階應用程式。DVM可以自動產生基本的C-Testbench程式碼,內含基本的API函數調用,如硬體加速板的初始化函數等。用戶可以在此基礎上快速開發自定義的C程式碼。

內部訊號的模擬除錯

硬體加速模擬方法通常需要以降低除錯能力為代價以獲得高速模擬。HES硬體模擬加速系統不僅可實現高速模擬,還為用戶提供了內部訊號除錯能力。在DVM工具中,用戶可在RTL級或EDIF網表級指定需要追蹤的內部訊號,DVM將自動完成程式碼修改等相關工作。在後續的模擬過程中,這些內部訊號與外部訊號一樣可以進行波形觀察、端點設置、訊號數據串流追蹤等作業。

DVM將自動完成圖2所示的PCI介面驅動程式控制,以及PLI、VHPI、FLI語言介面的編程工作。用戶僅需告訴DVM哪些內部訊號是需要模擬除錯的。

圖2:DVM API介面函數的應用。
圖2:DVM API介面函數的應用。

設計自動劃分

對於單顆FPGA晶片或單片HES硬體加速電路板無法容納的大型設計,可透過在電腦主板上插入多片HES硬體加速板來提供更大容量的FPGA等硬體資源。多片HES硬體加速板最大可以容納1億閘級的大型設計。

除此之外,DVM工具能夠自動完成設計自動劃分。用戶只需要指定哪些程式碼模組實現在哪片HES硬體加速板上,然後由DVM自動完成設計劃分,合成,以及最後的佈局佈線。甚至用戶可以不指定劃分的方式,由DVM來自動選擇哪些程式碼模組實現在哪片HES硬體加速板上。

圖3:系統設計內部訊號的模擬除錯。
圖3:系統設計內部訊號的模擬除錯。

SoC加速軟/硬體協同驗證

圖4:HES系統中的SoC加速軟/硬體協同驗證。
圖4:HES系統中的SoC加速軟/硬體協同驗證。

一直以來,SoC設計中的軟/硬體協同驗證技術都是工程師們關注的焦點。在傳統SoC開發流程中,軟體開發工程師與硬體設計工程師在原型電路板加工完成之前並沒有互動。軟體工程師在軟體IDE環境中進行程式碼的設計與除錯。程式碼除錯完成時,軟體工程師必須等待原型設計;直到原型電路板加工完成後,才能將軟體程式碼整合在硬體平台上進行軟硬體整合測試驗證。由於軟體開發和硬體設計過程中沒有互動,軟、硬體設計中的許多錯誤必須等到軟體程式碼整合在原型電路板中以後才會被發現。在計劃設計流程後期階段才發現的錯誤往往為工程師帶來巨大的痛苦,大幅增加了整個計劃的開發週期,同時降低了產品的設計品質。

軟/硬體協同驗證方法能讓軟、硬體設計工程師盡早合作。透過軟、硬體互動除錯,能在開發流程的早期將設計中的大部份錯誤消除,特別是軟、硬體介面的錯誤,以保證設計品質,並降低設計反覆的風險和縮短產品上市時間。

HES系統不僅提供SoC的軟/硬體協同驗證能力,同時也透過將硬體模型實現到HES硬體加速板和FPGA晶片中,大幅加速了軟/硬體協同驗證的速度。

HES系統還能夠ARM或MIPS處理器核心的指令記憶體指定到不同位置,以提供不同的取指模擬速度和除錯要求。例如,用戶可將指令記憶體指定放在ARM子板上,以獲得最快的取指速度;也可以將指令記憶體指定到HES硬體加速板上,在較快的取指速度下獲得一定的除錯能力;用戶還可以將指令記憶體作為硬體模型放在HDL模擬器的測試基準中,以獲得最強的指令記憶體除錯能力。

各類IC設計原型驗證平台

當IC設計在最後階段達到穩定時,通常需進行長時間的即時測試驗證。同時必須將整個設計轉變為實體電路,透過真實的實體激勵訊號,測試其設計能否在真實的實體環境中正常工作;因此,在設計最後階段,往往要進行基於FPGA的原型設計驗證。HES系統除了提供上述的高階硬體加速模擬解決方案外,還能快速實現各類IC設計原型驗證平台。

DVM為原型驗證平台提供了特定的API函數庫。透過這些函數庫,用戶可以開發自定義的可視化C/C++程式,作為IC設計原型驗證階段的可視化人機互動控制介面。

HES系統可實現各類IC設計原型驗證平台。透過PCB板上的子板介面,用戶可將原型設計與其它外部設備或PCB進行連接,如邏輯分析儀、硬體激勵產生器等。透過自定義開發的應用程式,用戶可在原型驗證過程中加入人機互動控制。

支援Xilinx的ChipScope

Xilinx公司的ChipScope內部邏輯分析工具提供了FPGA晶片內部訊號的除錯分析能力。要使用Xilinx ChipScope工具,首先必須在設計程式碼中插入ChipScope核心,DVM能自動在設計程式碼中插入ChipScope核心。在原型硬體完成後,透過JTAG介面和ChipScope軟體工具,用戶能對預先在DVM中指定需要追蹤的內部訊號進行除錯分析(圖5)。

圖5:使用HES系統快速實現各類IC設計原型驗證平台。
<p>
圖5:使用HES系統快速實現各類IC設計原型驗證平台。

本文小結

Aldec公司的HES系統可為各類IC設計提供各個驗證階段的解決方案,包括硬體加速模擬,SoC軟/硬體加速協同驗證和硬體原型驗證等。

透過開放的API介面函數,用戶可自定義開發應用程式來存取和控制HES硬體加速板,如無需HDL模擬器的C/C++激勵程式,帶GUI圖形介面的人機互動控制程式等。針對大型IC設計,HES系統能自動進行設計劃分,並自動在多片HES硬體加速板和FPGA晶片中實現。透過在HES系統中指定需要追蹤的內部訊號,HES系統將自動完成所需的程式碼修改等工作,並在後續的硬體加速模擬和原型驗證(透過Xilinx ChipScope工具)中實現對內部訊號的除錯分析。透過將ARM或MIPS子板與HES硬體加速板相連,用戶還能快速實現SoC加速軟/硬體協同驗證。

 

除了實現各類IC設計硬體加速模擬外,HES系統還能快速實現各類IC設計原型驗證平台,透過開放的原型API介面函數,用戶可開發用於原型驗證的可視化人機互動控制程式。透過JTAG介面和Xilinx ChipScope實現FPGA晶片內部訊號的除錯分析。透過HES硬體電路板的子板介面實現原型設計與外部硬體或電路板的互連,如邏輯分析儀、示波器或硬體激勵產生器等。

作者:

王翔

區域技術經理

Aldec中國公司




投票數:   加入我的最愛
我來評論 - 快速實現多種IC設計的先進硬體加速模擬
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首