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Calypto公司的新款功率最佳化工具可降低IC動態功耗

上網時間: 2007年05月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:時脈閘控  合成  最佳化  clock gating  synthesis 

Calypto Design Systems公司近期發佈了一款能自動將時脈閘控邏輯添加到RTL程式碼的工具PowerPro CG,並宣稱這是在IC功率最佳化方面所實現的一大技術突破。該工具利用了Calypto公司的序列分析技術,以支援多重時脈週期上的時脈閘控。

Calypto公司創始人兼董事長Devadas Varma表示,PowerPro CG是該公司首次由驗證領域轉向最佳化領域的成果,不過這是該公司早就擬定的計劃。“我們一直將電子系統級(ESL)視為解決具體問題的方法,也始終認為這個過程中將包括功率最佳化,”他說,“我們認為,除非先解決驗證問題,否則便很難繼續設計。”

PowerPro CG可以找出一個晶片內受時脈閘控限制的區域,以減少晶片的動態功耗。在執行同步區域、時序和功耗分析後,它會自動產生由時脈閘控啟動的邏輯。Calypto宣稱PowerPro CG並不會影響面積、性能和功率泄漏。該公司表示,這款工具在其原始客戶的設計基礎上能夠降低高達60%的功耗。

Varma表示,目前的RTL合成工具能夠提供時脈閘控能力,但是該性能一般僅限於單一的時脈週期內;然而,PowerPro CG則可將時脈閘控插入多個週期和多個管線階段中。相較於合成工具而言,Calypto的產品能找到更多的位置用於時脈閘控,並能延長時脈閘控的持續時間。Varma說,具有最高功率節省的便是資料串流密集型的設計。

Calypto公司CEO Tom Sandoval表示:“合成工具可隨時進行組合分析,而我們則是在一段時間內對電路進行時序分析。”

Varma還指出,PowerPro CG能插入兩種類型的時脈閘控。一種是‘基於可觀察性’的時脈閘控,透過這種工具先找出輸出穩定的條件,並透過管線傳回而為時脈閘控找到更多的位置。另一種是‘基於輸入穩定性’的時脈閘控,該工具先找出輸入穩定的條件,然後再沿著管線前進,以尋找其它時脈閘控的位置。

在客戶設計方面,Calypto聲稱,相較於後合成網表,該工具能節省20%至60%的功耗。在其中一個例子中,該工具將時脈閘控的效率從39%提升至62%。

PowerPro CG的輸入包括可合成VHDL或Verilog、Synopsys設計約束(SDC)時序資訊、開關行為互換格式(SAIF)檔案和Liberty單元庫。而輸出是針對功率最佳化的RTL和顯示功率節省的尺度。

用戶可以針對面積或性能方面的折衷取捨進行控制。他們還擁有一個圖形介面,用以選擇適合的轉換,並指定電路中不能碰觸或更動的區域。或者,該工具能夠以完全自動化的模式執行。整合的圖形顯示器可在原理圖與RTL程式碼之間提供交互探測功能,以顯示時脈閘控在何處產生。

Varma表示,由於PowerPro CG僅僅插入“少量且非常易於合成的電路”來閘控時脈,因此通常不會因此而增加許多的面積。PowerPro CG是一個模組級的工具,但是在模組大小上卻沒有任何技術限制。該工具專門設計用於RTL合成之前。PowerPro CG目前可運作在Linux平台上,雖然該工具可用來驗證最佳化,但並不需要Slec CG。

圖:PowerPro CG採用和合成工具相同的輸入,適合現有的設計流程。
圖:PowerPro CG採用和合成工具相同的輸入,適合現有的設計流程。

作者:葛立偉




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