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聯電與ARM合作提供65奈米製程SOI解決方案

上網時間: 2007年06月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:SOI  65奈米製程  SRAM 

聯華電子(UMC)與ARM共同宣佈,使用ARM絕緣層上覆矽(SOI)設計單元資料庫的測試晶片,已經成功地在聯電65奈米製程上進行設計定案。這項測試晶片由一組ARM的實體IP所組成,採用標準元件設計單元資料庫,輸入/輸出設計單元資料庫以及單埠SRAM編譯器。

聯電表示,這項設計定案的成功,代表主流製程採用奈米SOI技術又跨出了下一步。此項技術是為了追求複雜系統單晶片上更佳的速度與功率表現;市場研究公司Semico Research即認為,可攜式產品正快速演化,需要高效能的視聽平台,而SOI技術所提供的速度與功率上的優勢,正能滿足這些需求。

聯電多年來研發SOI技術,這項技術則是始於2006年1月該公司與SOISIC策略合作開始。2006年10月ARM併購SOISIC並與SOITEC合作,並延續與聯電的合作,開始為大宗CMOS製程提供SOI設計單元資料庫與多樣化的實體IP。

為協助聯電在現有的大宗65奈米CMOS L65SP製程外衍生出SOI版本,ARM提供了所需的特定模組以研發並驗證這項製程,其中包括了設計規則、元件的電子產品特性分析與電路模擬的模型。

L65SOI製程配備有1V多重電壓薄閘極氧化電晶體,2.5V厚閘極電晶體作為輸入/輸出之用,以及1V 0.62平方微米6電晶體SRAM位元。整套製程設計套件已經完成,並且準備提供給客戶使用。

測試晶片中使用的ARM標準元件支援多重電壓與多重電源供給電路設計,輸入/輸出是3.3V訊號容忍度,而記憶體編譯器經過最佳化,適合高速與低功率消耗。初始電路分析指出,相較於同樣效能的65奈米大宗CMOS製程,此設計節省了20%的面積與減少30%的電源消耗。

此外SOI技術同時也可提供比大宗CMOS製程最高到28%的速度強化,以及降低10%的電源消耗。




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