TI在45奈米製程整合high-k材料　可大幅降低漏電

德州儀器(TI)宣佈將把高介電係數(high-k)材料整合到TI先進的45奈米晶片電晶體製程。隨著電晶體體積不斷縮小，半導體元件的漏電問題日益嚴重，業界多年來一直研究如何利用高介電係數材料解決這個難題。相較於目前使用廣泛的二氧化矽(SiO2)閘極介電材料，TI將透過新材料把單位面積的漏電降低30倍以上。

TI的高介電係數材料還提供相容性、可靠性和擴展性等優點，協助TI利用45和32奈米製程繼續提供高產量、高效能和低耗電的半導體解決方案。TI在先進鉿材料的研發時間已超過10年，相信高介電材料能解決數位CMOS元件持續微縮和轉移到更精密製程時所遇到的各種技術問題。TI將把高介電材料應用於45奈米製程，進而實現高效能、低耗電和低成本產品的客戶承諾。

TI於2006年6月公佈45奈米製程細節，該製程透過193奈米浸潤式微影(immersion lithography)技術將每片晶圓的產出加倍。TI還將透過多項技術把系統單晶片處理器的效能提高三成，耗電量則減少四成。TI預計在2007年供應45奈米無線元件的樣品晶片，並於2008年中量產。TI隨後還會將高介電係數材料導入45奈米製程，以便生產最高效能的產品。

目前已有數種45奈米製程得以滿足客戶獨特的產品需求，TI同時提供多種製程以便發展最具彈性和最佳化的設計。其中包含的低耗電製程，不僅號稱能延長可攜式產品電池壽命，更可為高整合系統單晶片設計的先進多媒體功能提供所需效能。

此外其中階製程則支援通訊基礎設施產品的TI DSP和高效能ASIC元件庫。還有最高效能的45奈米製程，不僅提供微處理器等級效能，而且將是最先整合高介電係數材料的製程。

TI是利用化學氣相沉積製程(CVD)來沉積矽酸鉿氧化合物(HfSiO)，接著再與下游氮電漿(downstream nitrogen plasma)反應形成氮氧矽鉿化合物(HfSiON)。雖然業界已知鉿介電材料能減少半導體元件的漏電現象，但其應用卻面臨許多技術障礙。

這些問題包括與標準CMOS製程的電氣相容度，以及如何在載子遷移率(carrier mobility)和臨界電壓穩定性等方面達到現有SiO2閘極介電材料的水準。儘管如此，TI仍能透過氮化物化學氣相沉積技術(nitrided CVD)解決漏電問題，同時讓多個重要參數如SiO2閘極介電材料一樣達到客戶期望，完全不受新製程技術的影響。

相較以SiO2為基礎的其他材料，TI做法號稱可大幅減少半導體元件的漏電現象。此外CVD HfSiON薄膜氮化還可讓製程具備良好的擴展性，滿足從45到32奈米的效能、耗電和閘極長度要求。

TI透過模組化方式把HfSiON材料導入典型CMOS閘極層疊製程，結果證明整合HfSiON後的遷移率可達到矽氧化物典型遷移率曲線的90%，有效氧化物厚度小於1奈米，而且不會影響CMOS製程的可靠性或大幅增加成本。HfSiON還能精準調整薄膜的組成物，同時提供準確控制能力和高產出，因此特別適合量產應用。

TI研究領域包括HfSiON閘極介電薄膜的組成物、製程最佳化與特性分析。另外，TI在相關領域的發展策略也與其45奈米金屬閘極製程策略一致。