低功率晶片技術可能影響整個晶片設計流程

當恩智浦半導體(NXP)公司開始使用先進的低功率晶片設計技術時，有一件事使其甚感驚訝。“某些情況下，我們在建置階段便遭遇到兩倍的生產力下降。”NXP公司設計與技術主管Herve Menager表示。

從整個產業來看，這並不是一個特例。儘管EDA供應商們一直為兩種競爭性的低功率規格爭執不休，但它們似乎忽略了一個更大的問題：類似多電壓設計等低功率技術過於困難，使得設計人員必須重新思考整個晶片的設計流程。日前在加州Monterey所舉行的電子設計流程(EDP)大會上，Menager和其它晶片設計者詳細探討了這方面的挑戰。

EDA供應商們坦言設計人員面臨兩難的處境。“生產力帶來的影響至深且鉅。”Cadence設計系統公司Encounter行銷副總裁Eric Filseth說，“低功率技術不能單靠佈局，這是架構方面的事，且與驗證、建置、測試等整個設計階段有關。”

大多數產業觀察人士認為，業界已經確立了諸如閘控時脈和多電壓閾值(multi-Vt)等基本的低功率設計技術，而且也得到了現有工具的支持。閘控時脈透過限制時脈分佈來減少動態功率，而多電壓閾值設計則在非關鍵的性能處使用高電壓閾值單元來降低漏電流。

設計人員所遇到的難題在於如何利用更先進的多電壓技術。在採用多電壓供電(multi-Vdd)方法時，某些模組的供電電壓低於其它模組，因而形成電壓‘島’。這種情況在靜態電壓時已經非常複雜，而採用動態電壓調整方式在運作期間改變電壓值時將變得更為複雜。

為了降低漏電流，有些設計採用功率選通法並透過多閾值CMOS(MTCMOS)開關，以關閉不在使用狀態下的模組。而在此時的上電和斷電順序設計和驗證可能更極端地複雜。

先進的技術也正不斷迎頭趕上。在2006年設計自動化會議(DAC)上，由Sequence Design公司所進行的調查報告指出，26%的受訪者表示正使用閘控時脈，另有24%使用的是multi-Vt庫。

“多電壓和電源切斷等先進技術會影響到整個設計流程。”新思公司RTL合成和低功率產品部門行銷總監Gal Hasson表示。

F1：設計人員正使用電壓島、電源閘控和其他功率控制技術，降低功耗。

設計挑戰

Menager在EDP會議上指出，截至目前，NXP已經嘗試透過閘控時脈降低功耗，以及減少開關電容等不同方法，以解決動態功率問題。最近，該公司開始使用電壓島和頻率調整方法，以滿足性能和功率要求。

多電壓設計通常需要電平轉換器，讓訊號可跨越電源域邊界；保持暫存器，以便在斷電時保持狀態資訊；晶片上開關則實現上電和斷電；隔離單元，以便在斷電時控制輸出。Menager表示，NXP均使用了這些技術，但針對電路單元的自動建置和驗證的詳細意圖卻非常複雜。

例如，電平轉換器導入的佈局限制可能急劇增加CAD工具的複雜性，Menager表示。雖然佈局在邏輯上是正確的，但在實體方面卻可能出錯，他指出。

Menager表示，當隔離鉗位二極體用於電源開關時，可能傳輸不必要的數據，而浮置輸入端也可能產生短路。保持暫存器可能需要緩衝記憶體樹對控制訊號常保開通狀態，而電源的連接不僅容易出錯，而且非常耗時，他說。

Menager認為，電壓島可以利用晶片上開關調整開啟或關閉，但這樣做可能使電源分佈和底層規劃變得更為複雜。開關需要合適的尺寸以平衡電流承載能力與面積和漏電流二者之間的關係，也必須使用靜態IR壓降分析來驗證這個尺寸。

在SoC層級中，全局緩衝策略和電源分佈是很複雜的，Menager指出。

低功率設計對可測試設計(DFT)影響甚鉅，Menager指出。在電壓島間插入掃描鏈也大幅提高其複雜性。

“我們必須對後端建置較不具破壞性的靈活解決方案。”Menager說，“其重要之處在於早期擷取電源網路的意圖。”

一種共同的功率格式對於擷取電源意圖至關重要。根據Menager透露，NXP已經使用了Si2聯盟所倡議的通用功率格式(CPF)，並發現其極具價值。但CPF和Accellera的統一功率格式(UPF)標準紛爭卻仍是個令人頭疼的問題。

“好消息是我們使規格的發展從無到有，”Menager說，“但壞消息卻是我們從一無所有一下子突然出現了太多規格選擇。”

當時脈變得複雜

飛思卡爾半導體公司也使用多電壓技術，其GSM手機的待機電流和動態電流正以每年大約15%的速度下降，該公司設計經理Milind Padhye表示。Padhye指出，採用多電壓設計法後，設計中的未用部份其電源可以被切斷；低性能部份可以執行在較低電壓下。不過，這樣做也存在著成本問題。

“對於多電壓設計而言，時脈是一項最大的挑戰。”Padhye表示，“電壓促使時脈轉移。當時脈開始移位時，時序就會出現混亂。最終可能需要上百個邊界條件來最佳化時序。”

Padhye認為，為了達到高效率的電壓分割，就必須採用架構分析方法，然後再使系統經過多次驗證，包括斷電過程中、斷電完成後以及上電期間。

“假設你所建立的某項工作在斷電狀態下終止，而且現在晶片也不再運作了，”Padhye說，“你如何進行除錯呢？這就好似對一個死者詢問‘你能告訴我你是怎麼死的嗎’一樣。”Padhye宣稱，避免1個電源缺陷相當於避免10個功能性缺陷。

針對保持驗證，設計人員必須確認狀態可正確保存與恢復，而且系統能在上電後正常運作。針對電壓和頻率變異，設計人員必須驗證系統性能狀態、電壓變化，以及變化期間和變化後的系統作業。

Padhye指出，整個流程都能支援低功率技術是很重要的。雖然飛思卡爾公司正使用CPF，但最終還是希望業界能夠採用統一的功率格式，Padhye表示。

更高抽象層

德州儀器(TI)公司研究員Mahesh Mehendale也贊成在低功率設計中採用系統級方法。他在EDP演講中綜述了多項標準、多格式視訊處理器SoC面臨的低功率設計挑戰。

據Mehendale透露，TI公司在SoC級的電源管理策略包括：自適應電壓調整，可根據製程和溫度最小化電壓；動態電源切換，可在不同電源模式間切換以減少漏電流；動態電壓和頻率調整，可調整電壓和頻率來適應性能要求；多電壓域；以及靜態漏電管理。

Mehendale指出，技巧在於找到頻率與共同集電極電壓之間的“功率最佳化”執行點。較低的Vcc有助於動態和洩漏功率，但如果Vcc下降而頻率保持不變，那麼閘數量便會增加，因而有悖於任何功率節省方案。如果在架構級進行選擇，最佳化的MHz/Vcc折衷可驅動對平行和管線機制的需求。

“功耗問題必須在所有抽象級加以解決。”Mehendale表示，“因為它在系統和架構層級的影響尤其顯著。”

包括Cadence、新思和Magma等主要的IC建置工具供應商都表示，他們正改善對於先進的低功率設計技術的支援。今年稍早，Cadence在CPF的基礎上推出了一款低功率設計流程。由Cadence公司開發的這一流程現正進行標準化，它在合成、驗證、形式等效性檢查、DFT和實體佈局方面都有效融合了功耗意識。

目前Cadence尚未提供的功能是系統級低功率設計。“這是一定要做的事，”Filseth說，“架構和系統級是獲得功率節省的主要場合。”

新思公司的所有合成最佳化功能(包括DFT)都具有“功率意識”，Hasson表示。為了支援多電壓設計，新思的合成工具可以確定保持、隔離和電平轉換單元。在實體建置方面，新思的電源網路規劃工具可以執行電壓下降分析，而其佈局工具可以正確放置電源開關。

Magma公司兩年前就提供了整合性的低功率設計流程，Magma公司低功率產品部門產品經理Arvind Narayanan表示：“Herve Menager所指的multi-Vdd流程在系統中是自動實現的。”

多家供應商們均表示，對於低功率設計的支援一直是EDA產業多年來的優先考慮目標。“這並不是對現有工具的功能追加，”Filseth認為，“而是對於設計流程該如何運作的全盤再思考。”

葛立偉