智原推出DDR2記憶體實體層介面IP

智原科技(Faraday)宣佈推出DDR2實體層介面(PHY) IP，其中0.13微米以及90奈米製程已經通過聯電矽驗證。智原的DDR2實體層IP可協助半導體廠商設計高效能的DDR2記憶體整合晶片，適用於消費性、汽車電子零組件、工業以及醫療設備等領域的應用產品。

隨著新世代的應用增加，SoC設計人員需要高速與低功耗的DDR2解決方案，並希望同時兼顧成本與效能；然而採用DDR2介面，往往伴隨著阻抗不匹配所引起的訊號不連續、訊號和電壓不完整等問題。設計人員往往必須投入大量的時間和資源於on-chip的IP整合，也必須處理off-chip的訊號問題。而如果這些相關IP都是從不同廠商取得授權，所要面臨的整合問題更是難上加難。

為解決設計人員的困難，智原針對PCB線路上的阻抗與終端電阻，推出高整合的DDR2 IP方案，以該公司在系統層級的訊號整合分析能力，以及類比I/O緩衝存儲器的電路設計能力為基礎，精確地提供輸出阻抗值，並為客戶提供處理系統層級訊號整合問題的最佳方式，且大幅降低設計者所需的時間和心力。

同時，其極大化的彈性，不但讓設計人員依其產品特性，得以具有高度的設計空間來調整，一方面也同步解決了時序收斂的問題。

智原的DDR2 PHY符合JEDEC JESD8-15的SSTL18，可支援x8、x16以及x32 DRAM 架構、OCD訊號校正方式與自動校正P/N輸出的阻抗，還可支援多重可程式化晶片上終端電阻(ODT )，相容於晶片對晶片/晶片對模組配置，並具備晶片上電容去耦，可降低SSO雜訊。

目前智原也正在規劃能支援其他I/O特性的DDR2實體層IP，包括DDR1/2 PHY、Mobile DDR PHY、Bonding-Over-Active-Circuit (BOAC) DDR PHY等，預計將於近期推出。