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功率技術/新能源  

暫存器峰值電流之改善方法

上網時間: 2007年08月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:暫存器  峰值電流 

在本篇文章中,我們提出一種降低電路中暫存器峰值電流的方法。依據暫存器輸出訊號變化的峰值電流分析結果,當暫存器被觸發的時候,我們將輸出訊號變化方向不同的暫存器分為兩群,且這兩群的暫存器數目可以被有效的調整,最終目的是使所有暫存器輸出訊號變化的情形可以被均等的分配。此方法將能有效降低所有暫存器在晶片運作時候的峰值電流。

1. 前言

在高速的同步數位電路中,時序訊號為了達到迅速切換的目的,就必須要有很大的電流同時進行充放電的動作。然而,這龐大的電流有可能造成電壓壓降(voltage drop)效應而造成邏輯功能上的錯誤,或者產生電子遷移效應而造成晶片可靠度(reliability)上面的影響。在另一方面,在深次微米製程之下,雜訊容忍範圍(noise margin)的縮小也將使電壓準位受雜訊的影響情形更加嚴重。因此,如何使電壓準位能避免雜訊的干擾更是決定晶片性能與可靠度的首要課題。同時,如果峰值電流能被有效的降低,power pad的數量與電源網路與接地網路的繞線資源都可以再被節省下來。

對於一個循序電路,我們觀察到,電路的峰值電流往往發生於暫存器被時序訊號觸發的前後,此時的峰值電流大致包括兩個部份,一部分為時鐘樹(clock tree),另一個部分則為暫存器(registers)。此兩部分的峰值電流皆是由時序訊號(clock signal)所觸發與驅動。在現今的電路設計中,由於時序訊號被設計在一定的時間範圍內抵達各個暫存器,使得所有暫存器產生的電流在此時間範圍內迅速累加,造成一個極大的峰值電流(peak current)。尤其是隨著製程技術進步,設計複雜度跟著提高,暫存器的個數也隨之增加,峰值電流的效應也更加明顯。

請下載PDF文件,以閱讀完整文章。

作者:聶佑庭、黃世旭、張家銘 / 工研院系統晶片科技中心




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