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FPGA/PLD  

利用高速FPGA設計PCB的要點及指導原則

上網時間: 2007年08月20日     打印版  Bookmark and Share  字型大小:  

關鍵字:現場可編程閘陣列  FPGA  板級設計 

隨著現場可編程閘陣列(FPGA)已發展成為真正的可編程系統單晶片,採用這些晶片進行PCB設計的任務變得愈加複雜。目前動輒數百萬閘的密度和6Gbps以上的收發器數據傳輸率,以及其它考慮事項,都影響著系統開發人員在機械和電氣方面的板級設計工作。裸晶、晶片封裝和電路板構成了一個緊密連結的系統,要完全實現FPGA的功能,必須對PCB板進行精心設計。

採用高速FPGA進行設計時,在電路板開發之前和開發期間,考量幾項設計問題是十分重要的。其中包括:透過濾波以及為PCB板上所有元件上均勻分配足夠功率來減少系統噪音;正確端接訊號線,以把反射減至最小;把板上走線之間的串擾降至最低;減少接地彈跳和Vcc降低(也稱為Vcc驟降)的影響;正確匹配高速訊號線路上的阻抗。

在為性能極高的FPGA設計IC封裝時,必須特別注意訊號完整性和適於所有用戶和應用之多功能性間的平衡問題。例如,Altera的Stratix II GX元件採用1,508接腳封裝,工作電壓低至1.2V,並具有734個標準I/O、71個低壓差分訊號(LVDS)通道。它還有20個高速收發器,支援高達6.375Gbps的數據率。這讓該架構能支援許多高速網路和通訊匯流排標準,包括PCI Express和SerialLite II。

在設計中,用戶可透過最佳化接腳排列來減少串擾。訊號接腳應該盡可能靠近接地接腳,以縮短封裝內的迴路長度,尤其是針對重要的高速I/O。在高速系統中,主要的串擾源是封裝內訊號路徑之間的感應耦合。當輸出切換時,訊號必須找到透過電源/接地面的返迴路徑。迴路中的電流變化會產生磁場,在迴路附近的其它I/O接腳上引起噪音。同時,在切換輸出時這種情形會加劇。因為迴路越小,感應就越小,因此,可提供電源或接地接腳靠近每個高速訊號接腳的封裝,將能把鄰近I/O接腳上的串擾影響減至最小。

為了把電路板成本降至最低,並把所有訊號路徑的系統訊號完整性提高到最大,必須對電路板材料、層數(堆疊)和佈局進行精心的設計和建構。把數百個訊號從FPGA發送到電路板周圍是一項困難的任務,必須使用EDA工具最佳化接腳排列和晶片佈局。有時採用稍微大點的FPGA封裝能夠降低電路板成本,因為它能減少電路板層數及其它的電路板製造約束。

PCB上的一條高速訊號路徑,由一條板上走線代表,它對中斷非常敏感,如電路板層和電路板連接器之間的過孔。這些及其它中斷都會降低訊號的邊緣速率並造成反射。因此,設計人員應該避免過孔和過孔引線(via stub)。如果過孔是不可避免的,應讓過孔引線盡可能短。對差分訊號進行佈線時,讓差分對的每一條路徑使用一個相同配置的過孔;這將讓過孔引起的訊號中斷處於共模中。如果可能,可在正常過孔處使用盲孔。或可使用反鑽,因為過孔引線的損耗所導致的中斷會更少。

為了改善時脈訊號的訊號完整性,應遵循以下原則:

•在時脈訊號被發送到板上元件之前,盡可能將之保持在單一板層上;始終以一個平面作為最小參考面。

•沿鄰近接地面的內層發送快速邊緣訊號,以控制阻抗、減少電磁干擾。

•正確端接時脈訊號,將反射降至最小。

•最好使用點對點時脈走線。

某些FPGA,如Stratix II GX系列,具有支援數種I/O標準的晶片上串聯終端電阻。這些晶片上電阻可被設定為25歐姆或50歐姆的單端電阻,支援LVTTL、LVCMOS和SSTL-18或SSTL-2單端I/O標準;此外,還支援100歐姆的LVDS和HyperTransport輸入端晶片上差分匹配電阻。差分收發器I/O具有可編程為100、120或150歐姆的晶片上電阻,並可自動校準以最小化反射。

對系統而言,利用內部電阻取代外部元件有幾項優勢。晶片上端接可以消除多餘引線的影響,並使傳輸線上的反射最小化,提高訊號完整性。晶片上端接還使所需的外部元件被減至最少,設計人員可以使用較少的電阻、較少的走線,並減少電路板空間。這樣一來,就可以簡化佈局、縮短設計週期及降低系統成本。由於板上元件較少,電路板可靠性也得以增強。

圖1:將串擾降至最低的指導原則。
圖1:將串擾降至最低的指導原則。

串擾抑制

在電路板設計中,為了盡量減少串擾,微帶線和帶狀線的佈線可以遵循幾項指導原則。對於雙帶線佈局,佈線是在兩層內板上進行,兩面都有一個電壓參考面,這時最好所有鄰近層板的導線都採用直角佈線技術,盡量增大兩個訊號層之間的介質材料厚度,並最小化每個訊號層與其鄰近參考平面間的距離,同時保持所需的阻抗。

微帶線或帶狀線佈線原則

•走線間距至少是電路板佈線層間介質層厚度的三倍;最好使用模擬工具預先模擬其行為。

•對臨界高速網路用差分代替單端拓樸,將共模噪音的影響減至最小。在設計允許範圍內,盡量匹配差分訊號路徑的正負接腳。

•減少單端訊號的耦合效應,應留下適當間隔(大於走線寬度三倍),或是在不同板層上佈線(鄰近層佈線彼此呈直角正交)。此外,使用模擬工具也是滿足間距要求的一個好辦法。

•把訊號端接訊號間的平行長度減至最短。

圖2:圖為可用I/O被完全利用時推薦的訊號、電源和接地層數目。
圖2:圖為可用I/O被完全利用時推薦的訊號、電源和接地層數目。

同步切換雜訊

當時脈和I/O數據速率提高時,輸出切換次數相對減少,訊號路徑放電充電期間的瞬態電流隨之增大。這些電流可能造成板級接地彈跳現象,即接地電壓/Vcc瞬間上升/下降。非理想電源的大瞬態電流會導致Vcc的瞬間下降(Vcc下降或驟降)。以下提出了幾項電路板設計規則,有助於減少這些同步切換雜訊的影響。

•把不用的I/O接腳配置為輸出接腳,並將接腳驅動為低,以減少接地彈跳。

•盡量減少同時切換輸出接腳的數目,並使它們在整個FPGA I/O部份均勻分配。

•不需要高邊緣速率時,FPGA輸出端選用低迴轉率。

•把Vcc安插到多層板的接地面之間,以消除高速走線對各層的影響。

•把全部板層都用於Vcc和接地,可最小化這些面的電阻和電感,提供減小了電容和雜訊的低感應源,並在鄰近這些面的訊號層上反饋邏輯訊號。

預加重、均衡

最先進的FPGA所具有的高速收發器能力,使其成為高效的可編程系統單晶片元件,同時也為電路板設計人員帶來了獨特的挑戰。一個關鍵問題,尤其與佈局有關的,是與頻率相關的傳輸損耗,主要由趨膚效應和介電損耗引起。當高頻訊號在導體表面(如PCB走線)傳輸時,由於導線的自感,就會產生趨膚效應。這種效應減少了導線的有效傳導面積,削弱了訊號的高頻分量。介電損耗是由板層之間介質材料的電容效應所造成的。趨膚效應與頻率的平方根成比例,而介電損耗與頻率成比例;因此,介電損耗是高頻訊號衰減的主要損耗機制。

數據速率越高,趨膚效應和介電損耗就越嚴重。對1Gbps的系統,鏈路上訊號電平的降低尚可接受,但在6Gbps的系統上就不能接受了。不過,現在的收發器具有發射器預加重(pre-emphasis)和接收器均衡(equalization)功能,可以補償高頻通道的失真。它們還可增強訊號完整性,放寬走線長度的限制。這些訊號調節技術延長了標準FR-4材料的壽命,能支援更高的數據率。由於FR-4材料中的訊號衰減,在以6.375Gbps的速率工作時,允許的走線長度被限制在幾英吋範圍。而預加重和均衡功能可以將之延長到40多英吋。

某些高性能FPGA中整合了可編程預加重及均衡功能,如Stratix II GX元件,故能採用FR-4材料,並放寬最大走線長度等佈局限制,降低電路板成本。預加重功能可有效提升訊號的高頻分量。Stratix II GX中的4抽頭預加重電路能減少訊號分量從一位元擴散到另一位元空間的散射。預加重電路可提供最大500%的預加重,根據數據率、走線長度和鏈路特性,每個抽頭可被最佳化到最大16級。

Stratix II GX接收器包含一個增益級和線性均衡器,可補償訊號衰減。除了輸入增益級之外,該元件還讓電路板設計人員擁有最大17dB的均衡水準,可利用16個均衡器級中的任意一級來克服板損耗的問題。均衡和預加重功能可用於單獨最佳化特定鏈路。

在系統執行時,或是在其插入到背板或其它機架後,進行卡配置時,設計人員可以改變Stratix II GX FPGA中的預加重和均衡級。這賦予了系統設計人員自動將預加重和均衡級設置為預定值的靈活性。另外,根據板子被插入到機架或背板上的哪一個插槽,也可以動態確定這些值。

EMI問題和除錯

印刷電路板引起的電磁干擾,會直接與電流或電壓隨時間的變化,以及電路的串聯電感成比例。高效的電路板設計有可能把EMI最小化,但不一定能完全消除。消除‘入侵’或‘熱’訊號,以及適當參考接地面發送訊號,也有助於減少EMI。最後,採用目前市場很常見的表面黏著元件也是減少EMI的一種方法。

高速PCB設計的除錯和測試已變得越來越困難,因為某些傳統的板級除錯方法,如測試探針和‘針床式(Bed-of-nails)’測試儀,可能不適用於這些設計。而這種新型的高速設計則可利用具有系統內編程功能的JTAG測試工具,和FPGA可能具有的內建自測試功能。設計人員應該使用相同的指導方針來設置JTAG測試時脈輸入(TCK)訊號作為系統時脈。此外,將一款元件的測試數據輸出和另一個元件測試數據輸入之間的JTAG掃描鏈走線長度減至最短,也是相當重要的。

要利用嵌入式高速FPGA進行成功的設計,需要充份的高速電路板設計知識,以及對FPGA功能的充分瞭解,如接腳配置、電路板材料和堆疊、電路板佈局,以及端接方案的瞭解。適當地使用內建收發器的預加重(pre-emphasis)和均衡功能也很重要。結合上述幾點,就能實現一個具有穩定可製造性的可靠設計。仔細考量這些因素,加上正確的模擬和分析,就能將電路板原型中產生意外的可能性降至最低,並有助於減輕開發電路板的壓力。

作者:Joel Martinez

資深產品行銷經理

高密度FPGA產品部

Altera公司

JMARTINE@altera.com




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