Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

無線SoC訊號完整性分析

上網時間: 2007年08月20日     打印版  Bookmark and Share  字型大小:  

關鍵字:DSP  IP  微處理器 

廉價消費性無線設備日益增多的功能相對提升了對整合度的要求。大型數位IP,如微處理器、數位訊號處理器(DSP)或加密引擎,必須與‘電源控制、數據轉換’等類比模組和‘LNA、VCO、混頻器’等射頻(RF)模組整合。前者(入侵源)會產生大量干擾噪音,並散佈到整個系統中,並降低一些高靈敏度電路(受害端)的操作性能。

電氣訊號完整性(ESI)機制相當複雜,它透過電壓降、串擾和延遲影響數位電路的工作,同時也會影響類比電路和射頻電路性能。至於後者,影響則更加複雜,因為非常小的噪音電平也會隨時產生顯著影響,且不會僅侷限在數位域中產生的特定訊號轉換旁。

總之,影響類比和射頻電路的噪音,是由在高頻執行的大電子訊號電路所引起的。這些入侵源可以是從電源吸取大量電流的數位、類比或射頻電路的任何組合,由於各種實體互連和封裝寄生效應的存在,因此會導致相當大的電源彈跳。如圖1所示,這些寄生效應會防止悉數收集來自入侵者到外部電路的所有噪音,而剩餘噪音將透過基板、互連和封裝參數進行傳播。噪音注入會發生在各種裝置上,如基板偏置連接、來自源-漏接點的電容或金屬電容,以及完好基板接點等。透過整個系統散佈的噪音,在透過從互連與封裝與RLC寄生效應耦合的RC基板發送時,可進一步進行濾波。

在因應ESI對類比和射頻受害端造成影響的挑戰中,噪音產生和注入的建模難度最大。關鍵是必須同時在時域和頻域收集許多電源和基板電流。圖2為一個簡單的CMOS緩衝器範例。此處獲得的結果是一套具體的輸入偏移率和輸出負載條件。在實際應用中,必須在各種作業設定情況下,對標準庫中每個單元的所有系列種類進行建模。

一方面,目前主流EDA流程(如ECSM)中提供的噪音模型只能處理時域中的電源噪音。另一方面,最近考慮類比/射頻影響的公開評論都集中在基板噪音建模,但並不相容於商用軟體的要求。

另外,不像純數位應用,互連只是串擾的媒介,並不具主導地位。從圖3在各種基板類型情況下做的噪音傳播模擬可以看出,對類比和射頻應用而言,在1GHz以上通過互連和封裝的容性和感性耦合相當重要。

同時,干擾噪音對類比和射頻受害端的影響不僅侷限於延遲,還包含從不良偏置到全部性能參數劣化的各種可能,如LNA噪音指數、VCO上的相位噪音和突發脈衝等,它們要求在時域和頻域都設立噪音模型。

基板、互連和封裝寄生效應的影響分別取決於採用的製造技術、與所用標準單元相關的設計類型及系統目標要求,因此更增加了複雜性。

目前為止,只有一種專用軟體平台可有效解決ESI問題,它能在設計流程中盡早發現系統弱點,並確定最適合的解決方案。

圖1:包含ESI機制的無線系統。
<p>
圖1:包含ESI機制的無線系統。

圖2:透過數位緩衝器注入噪音的例子:(a)輸入和輸出電壓,(b)供電電流和(c)大電流。
<p>
圖2:透過數位緩衝器注入噪音的例子:(a)輸入和輸出電壓,(b)供電電流和(c)大電流。

圖3:模擬結果顯示了噪音通過(a)標準CMOS製程和(b)非常高阻抗基板的基板、互連和封裝傳播的結果。
<p>
圖3:模擬結果顯示了噪音通過(a)標準CMOS製程和(b)非常高阻抗基板的基板、互連和封裝傳播的結果。
<p>
圖3:模擬結果顯示了噪音通過(a)標準CMOS製程和(b)非常高阻抗基板的基板、互連和封裝傳播的結果。

用於ESI分析的EDA方案

有關ESI的EDA方案具有幾項要求:1. 能對任何矽晶片和封裝製造技術進行建模;2. 能對標準單元庫進行預特徵化;3. 早期底層規劃到最終佈局驗證,都能用統一建模技術處理複雜的IP和整個系統;4. 可無縫整合到多數既有設計流程。

針對這些要求,Coupling Wave Solutions(CWS)公司推出了WaveIntegrity軟體平台(圖4)。

圖4:CWS工具可以解決無線系統中的ESI問題。
<p>
圖4:CWS工具可以解決無線系統中的ESI問題。

組成這個平台的所有四款工具均基於公共擷取和分析引擎。專用於特徵化製造數據的WaveMapper可擷取必要參數,以精確建模基板和互連寄生效應。

WaveLibrarian能自動處理標準單元、核心和I/O單元庫,並產生緊密的私有模型,同時將ESI增加到現有的單元描述集中。WaveModeler是一種IP模組建模工具,能讓IP供應商在不透露其知識產權核心內容的情況下交流ESI參數。WaveAnalyst同時是一款研究方案,可協助設計師在從RTL到最終佈局驗證的整個過程中,分析和增強複雜系統及IP模組的強韌性。

圖5:WaveLibrarian擷取簡單標準單元的噪音模型。
<p>
圖5:WaveLibrarian擷取簡單標準單元的噪音模型。

準備數據

為了提高性能和容量,設計師應該使用WaveMapper和WaveLibrarian收集驅動噪音注入和傳播的最重要特徵參數。每個過程都要執行WaveMapper一次,以便擷取2.5D擷取引擎所必要的基板和互連特徵參數。除了這種預處理能顯著加速擷取速度外,技術映射圖還能更好地保護對商業應用非常敏感的代工廠IP,因為它可以將摻雜的規格壓縮成可防止反向工程的資訊。

WaveLibrarian可自動讀取行為和Spice描述,以及標準單元的抽象和全部佈局,並計算私有的ESI巨集模型。這包括了以電源和基板源形式形成的噪音,以及可提供所有來源與單元週邊之間鏈路的被動RC模型。

在特徵化過程中,可收集到許多噪音資訊。為了加速系統級分析,同時限制最終資料庫的大小,這些數據可聚集起來形成一套簡化的等效諧波(圖6)並加以儲存,可在複雜IP或完全系統分析期間,於時域和頻域中有效地重建。

圖6:使用CWS後處理GUI可以觀察到WaveLibrarian擷取的電源噪音。
<p>
圖6:使用CWS後處理GUI可以觀察到WaveLibrarian擷取的電源噪音。

完整系統噪音建模

從設計流程早期到最終佈局,建模噪音的產生所遭遇的最大挑戰,是可用細節的變化程度。最詳細的數據只能在最終階段獲得,此時可獲得許多資訊,包括完成最終佈局佈線的實體佈局、透過各種標準格式(GDSII、DEF、LEF、SPEF、DSPF)的訊號延遲和閘負載等。

相反地,在進入實體系統組裝之前,有效資訊僅限於近似的閘數量和估計面積,以及電源和時脈域分配。為了克服這個階段缺乏詳細資訊的情況,必須利用特殊演算法提供這些條件下的噪音估計。

當然,如同圖7所示,精密度等級會不斷變化,只有當最終佈局確定時,才能達到最佳模型。

圖7:噪音估計挑戰:具體變化程度將影響精密度。
<p>
圖7:噪音估計挑戰:具體變化程度將影響精密度。

例如,在最終佈局完成前不可能評估實際的工作狀態(延遲、閘負載)。即使在流程更早期,詳細網表也是無法確知的,這增加了由特殊IP模組注入噪音的不確定性。因此,必須利用特殊方法來克服流程早期的有限精密度。

在系統噪音模型方面,CWS的策略是利用預特徵化化標準單元數據,提出獨立於提供細節等級的三個噪音術語:最差、標準和最好的噪音指數。最差和最好情況的估計會在實體描述接近最終佈局時合併。

CWS噪音建模演算法充分利用了可能從現有設計擷取的統計資訊(標準單元利用率、統計延遲和負載分配等)。然後,當細節公開時,就可用實際數據代替,整個系統描述可用相同的技術加以處理。這種方法可確保最壞和最佳的情況會合併成只能在最終佈局後獲得的標準噪音。

這種方法能讓噪音估計在實體實現之前進行,有助於作出重大決策。事實上,如果最壞情況的噪音分析不會引起任何ESI問題,那麼後繼工作將是安全的,也很可能表示首個矽晶片不存在串擾。反之,若最好情況估計引起了潛在干擾,則實體實現的風險將提高,需採取嚴格的糾正措施,並有可能引發封裝、架構的選擇。

分析結果

傳播模型是根據佈局描述自動運算的。整合了基板、互連和封裝自身和相互間RLC寄生效應的結果網表,可運用圖8描述的專用可視工具進行開發。可利用專有分析引擎模擬達到系統中用戶定義監視節點的噪音數量。輸出結果可以在時域和頻域中顯示,如圖9所示。

圖9:使用WaveIntegrity瀏覽器可看到時域和頻域中的干擾噪音。
<p>
圖9:使用WaveIntegrity瀏覽器可看到時域和頻域中的干擾噪音。
<p>
圖9:使用WaveIntegrity瀏覽器可看到時域和頻域中的干擾噪音。

分割功能和噪音分析

過去,在任何軟體方案問世前,與混合數位/類比/射頻系統中干擾相關的所有故障都是透過測量檢測獲得的;而且,發現和修復這些問題的功能非常不可靠。早期的噪音估計也無法完全預防從最終佈局返回重新設計功能的設計反覆。因為功能模擬器缺少到達受害端模組的實際噪音描述,因此,設計反覆將不可避免地在包含功能和實體實現的冗長設計流程中產生(見圖10a)。

圖10:當噪音分析結構被反饋到功能模擬(b)時,冗長的再設計迴路(a)可被限制於分開的功能和ESI驗證。
<p>
圖10:當噪音分析結構被反饋到功能模擬(b)時,冗長的再設計迴路(a)可被限制於分開的功能和ESI驗證。

CWS解決方案的目標,是在主流功能性模擬器(如Eldo、EldoRF、Spectre等)中實現ESI分析期間,計算出噪音指數的自動反饋。目前該方案已經能評估受害端電路對實際噪音的免疫能力。現有電路設計技術也能在功能實現期間更有效地運用,並達到最佳噪音餘量。如圖10b所示,實際的迴路有極大機會成功完成ESI分析。

另外,WaveIntegrity整合了校正機制,可改進矽晶片產生故障後的高層噪音估計。這一功能也是方便調查、提高解決方案以解決大多數ESI難題效率的另一重要因素。作為自動化後向註釋的一個應用範例,圖11提出了對LC-tank VCO上產生之寄生噪音尖峰的模擬結果。

圖11:這是在LC-tank VCO的功能驗證期間對WaveIntegrity模擬過的噪音進行自動化後向註釋的例子。
<p>
圖11:這是在LC-tank VCO的功能驗證期間對WaveIntegrity模擬過的噪音進行自動化後向註釋的例子。

調查和修復ESI故障

檢測ESI問題很關鍵,但還不夠。無論何時,採用WaveAnalyst監視的干擾噪音和/或功能模擬中的後向註釋展示出不可接受的電子行為時,設計師將面臨艱鉅的調查挑戰。

使用後向註釋一方面可改善受害端電路對後向註釋干擾噪音的免疫力。另一方面也能減少噪音產生和傳播。在WaveAnalyst中有多個專用的後處理引擎,因此這種調查過程非常有用。圖8所示的圖形化開發工具可協助設計師讓傳播的幾何形狀可視化,並開發寄生網表。

圖8:使用WaveIntegrity圖形化後處理器可以發現(a)互連和基板形狀以及(b)傳播網表(b)。
<p>
圖8:使用WaveIntegrity圖形化後處理器可以發現(a)互連和基板形狀以及(b)傳播網表(b)。
<p>
圖8:使用WaveIntegrity圖形化後處理器可以發現(a)互連和基板形狀以及(b)傳播網表(b)。

這有助於解決最明顯的設計錯誤,如隔離結構的錯誤連接(開路、與噪音互連短路)以及電源網格問題。

另外,還可以為每個監視節點產生主要入侵源的列表,它們以影響程度遞降的順序排列。有了這個清單後,設計師就可以確定必須降低影響的有限噪音注入電路。可以利用各種已知的設計技術達到這一目的,如選擇低噪音替代品,使用獨立的電源,放寬時脈要求等。

最後但並非不重要的一點是,若上述解決方案全部採用後,但噪音減少得還不夠,就要分析從單一噪音源到指定監視節點的轉移函數,並確定最有效的糾正措施:增加/修改保護環,使用製造特性(三重阱)。當所有上述技術都失敗時,可認為系統若不做重大變化是不可行的,此時可以選擇更昂貴的封裝,或展開系統和架構的重新設計。

調查、修復和驗證

不幸的是,在生產和測試完成後幾個月,仍有可能在實際矽晶片上產生這種案例。圖12a為在測試實驗室中發現的問題。該圖展示了採取隔離策略並接近受害模組的噪音電平相對頻率值。從中可看出,想像中的最佳隔離結構,在10MHz以上時出現了故障,且在100MHz以上時,受害端的噪音電平接近未受保護模組上測得的值。

圖12:比較實際設計中的測量噪音(a)和WaveIntegrity分析結果(b)。
<p>
圖12:比較實際設計中的測量噪音(a)和WaveIntegrity分析結果(b)。
<p>
圖12:比較實際設計中的測量噪音(a)和WaveIntegrity分析結果(b)。

如圖12b所示,在建模和分析這個設計後的WaveAnalyst輸出,已正確擷取了測量數據引起的隔離問題。在執行RedHat Entreprise Linux 3.0、時脈頻率3GHz的P4處理器和2Gb RAM的PC上,分析時間為22分鐘。接下來可用WaveIntegrity後處理工具對故障作進一步調查。在這種特殊情況下,傳播形狀的可視化提供了快速清晰的解釋,如圖13所述。

圖13:在模擬中出現的額外噪音可透過將受害電路的地與內部焊墊環短路重現。
<p>
圖13:在模擬中出現的額外噪音可透過將受害電路的地與內部焊墊環短路重現。

在這個圖形化協助工具中,可看到不同顏色的每個電源域。與認為基板是理想的傳統電路擷取器相反,只有兩個互連圖形之間存在金屬連接時,這兩個互連圖形才屬於相同的電源網路。因此,如果電源是透過不同焊墊送到晶片上,那麼,用於偏置特殊單元基板的金屬外模與用於偏置保護環的金屬外模將被認為是不同的網路(即使這兩個訊號可能在外部連接到同一電位)。

在我們的實際例子中,非常奇特的是可觀察到內部焊墊環和隔離偏置共用相同的顏色。事實上,內部焊墊環用於反饋所有的ESD結構,並承載顯著的噪音電平。將這個網路與隔離結構連接在一起會引起許多問題,而不是提高免疫力。

在WaveIntegrity提供解釋後,設計就能得到糾正,再花費額外20分鐘分析時間,就可驗證隔離電路被恢復到了期望水準,如圖14所示。

圖14:在完成WaveIntegrity指導的設計糾正後,新的分析確認受害電路已得到正確隔離。
<p>
圖14:在完成WaveIntegrity指導的設計糾正後,新的分析確認受害電路已得到正確隔離。

本文小結

在相同晶片上或相同封裝中組裝射頻和類電路時,由大型數位處理功能等固有噪音模組引起的電氣訊號完整性(ESI)問題是相當複雜的。這些問題將歷經許多設計階段,而非侷限於最終的實現部份,因此會牽涉到眾多不同專業領域的設計師,如系統級與模組級的類比、射頻系數位設計等。

WaveIntegrity中的許多後分析工具提供了指導功能,可在進入成本高昂的生產階段前,透過高效的what-if分析,完成ESI問題的檢測、修復和確認。該工具的自動化功能可讓任何設計師都能實現極快的速度,即使其專業知識非常有限。另外,在功能模擬中提供的干擾噪音的自動後向註釋,則為數位、類比和射頻設計師之間提供了便捷的交流通道。

作者:Francois Clement

技術長

Coupling Wave Solutions




投票數:   加入我的最愛
我來評論 - 無線SoC訊號完整性分析
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首