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良好配置半導體IP 實現最佳化記憶體設計

上網時間: 2007年08月20日     打印版  Bookmark and Share  字型大小:  

關鍵字:SoC  DDR2  SDRAM 

越來越多的SoC需要使用外部記憶體資源,而且選用的記憶體往往必須盡可能具有經濟效益,於是,這些設計通常傾向於選擇目前成本最低的記憶體DDR2 SDRAM。但DDR2 SDRAM的介面和指令結構使用起來很不方便。幸運的是,目前有一種整合了記憶體控制器和實體層介面(PHY)的半導體IP方案,可解決此一問題。

過去,單或雙數據率SDRAM介面是以軟IP記憶體控制器形式提供的。與硬體介面單元結合時,它們可提供一個完整的外部DRAM介面解決方案。不過,在DDR2 SDRAM支援的頻率下,單獨的實體層已成為支援記憶體控制器邏輯的實際需求。硬體實體層是一種在完全定製的混合訊號環境中所設計的電路。它主要瞄準晶片即將使用的晶圓和製程技術。

對每一顆晶片來說,為某一個特定設計製作一個實體層的流程都是獨一無二的。流程計劃通常始於接腳框架(pad frame)設計,儘管封裝設計甚至PCB設計的順序都可能在它之前。一旦實現了接腳框架,就可以增添其它實體層元素,以便讓實體層更加完善。這聽起來或許很簡單,但接腳框架會受到大量因素的影響,其中包括準確的介面配置、封裝類型和所需電源接腳的數目。

在開始這一流程時,必須先瞭解一些基本資訊:1. 選定所需的位址接腳、區塊位址接腳、數據接腳、所需的排列和CK/CK_b輸出對數量;2. 確定參考時脈源及類型、封裝類型、封裝模型和接合接腳的配置(如接腳接合和覆晶晶片);3. 選定所需的接腳間距;4. 列出時脈頻率及測試接腳的要求;5. 瞭解ASIC和實體層邏輯的核心功率要求。

此外,設計人員還應該知道設計是否需要CS_b接腳(只限於單記憶體列系統)、數據遮罩(data mask)接腳和錯誤校正電路。

亟待解決的關鍵問題是I/O訊號功率比,其代表著單一VDDQ/VSSQ對能夠支援的DDR數據接腳插槽數目。這種分析考慮到了眾多效應的影響,包括同步轉換輸出噪音、壓降、電子遷移限制和靜電放電要求等。最終的訊號功率比取決於最大操作頻率、封裝類型、預期的封裝RCL寄生元素和外部記憶體子系統。

一旦接腳框架以線性形式完成,它可能太大,不適合於晶片的邊緣。在這種情況下,或鑒於其它平面規劃的原因,實體層實現方案必須足夠靈活,以便用在晶片的邊角。這種超強的配置能力與IP產品的廣泛程度有關。應該尋找能夠同時提供控制器IP和實體層IP的供應商,因為這些元件是共同設計和驗證的。如果你喜歡自己設計記憶體控制器,也可尋找選擇願意單獨授權實體層的IP供應商。

作者:Graham Allan

半導體IP行銷總監

Mosaid Technologies公司

allan@mosaid.com




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