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FPGA/PLD  

FPGA簡化高階記憶體介面設計

上網時間: 2007年10月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  SDRAM  記憶體介面 

高性能系統設計師在滿足關鍵時序餘裕的同時,也要竭力取得更大頻寬,而記憶體介面是橫亙在實現上述目標道路上的性能瓶頸。雙倍數據速率SDRAM和4倍數據速率SDRAM都採用源同步介面來把數據和時脈(或閃頻)由發射器傳送到接收器。接收器介面內部利用時脈來鎖存數據,此舉可消除介面控制問題(如在記憶體和FPGA間的訊號傳遞時間),但也為設計師帶來了必須解決的新挑戰。

關鍵問題之一就是如何滿足各種讀取數據的擷取需求,以實現高速介面。隨著有效數據窗口越來越小,該問題也益發重要;同時,更具挑戰性的問題是,如何讓接收到的時脈與數據中心匹配。

基於FPGA、ASICASSP控制器的設計所採用的傳統方法是使用鎖相環或延遲鎖定環電路,以保證在源時脈和用於擷取數據的時脈間具有固定的相移或延遲。該方法的明顯缺點之一是延遲為固定的單一值,且在整個設計週期是預先設定好的。但在實際系統中,由不同記憶體元件的不同佈線、FPGA間的變異以及製程、電壓和溫度等系統條件所引發的變化難以預測,而且很容易帶來偏差,因此,預先設定的相移是不準確的。

現在,FPGA供應商提供了新的矽晶片特性、以及經過驗證的硬體參考設計,已經克服了這些挑戰。然而,工程師還必須遵循一些基本規則以縮短設計週期。

建議的方法

•利用最新的FPGA矽晶片特性來建構介面。這樣做將減少FPGA邏輯資源的使用,最佳化功耗並提高時序餘裕。包括75ps解析度的可調輸入延遲時拍等I/O矽晶片特性可實現精準的時脈到數據中心匹配。

•採用動態校準機制來調整時脈和閃頻相位的關係,並將FPGA時脈集中在讀取數據的中心。這種方案可提供執行時調整功能,以補償設計過程中無法考慮到的所有系統變異。

•採用由領先FPGA供應商提供、硬體已通過驗證的參考設計。用戶在自己的定製設計中,可將參考設計作為起點,以節省寶貴的時間和資源。

•根據PCB和FPGA設計,驗證同步切換輸出的一致性。採用具有電源接腳均勻分佈的新FPGA封裝,透過有效改善訊號返回的電流路徑降低SSO噪音。該技術可支援更寬的數據匯流排。

•執行Ibis模擬以確保訊號品質。此舉將有助於為不同訊號選擇和調整終接端子。在分析中,利用實際PCB佈局來執行模擬,以合成串擾、去耦、終止和走線配置的影響。

圖1:採用動態校準機制來調整時脈和閃頻相位關係,並將FPGA時脈集中在讀取數據的中心。
圖1:採用動態校準機制來調整時脈和閃頻相位關係,並將FPGA時脈集中在讀取數據的中心。

不建議的方法

•在讀取週期中,採用固定相移延遲使時脈或閃頻集中到有效數據窗口。當數據速率很高時,由於在設計期間無法考慮到的製程、電壓和溫度等系統變異,這麼做可能減少設計餘裕。

•跳過功能性和佈局-佈線後模擬步驟。執行這些步驟所花費的時間往往可在硬體除錯期間得到數倍的回報。另外,當需要最佳性能時,佈局後模擬是介面除錯的良好工具。

•任意選取接腳,選擇時僅憑經驗和常識。通常應該將數據位元集中在一起,並保持在一或兩個時脈區內,這樣可以產生好的結果。另外,還要考慮FPGA晶片內的介面映射,它應靠近實現介面的區域,以減少內部佈線延遲。

•假定驅動器的阻抗為0歐姆。匯流排上的負載越大,意味著對訊號完整性約束的要求越嚴格。就深度介面來說,考慮利用幾個帶暫存器的DIMM來達到期望的記憶體深度(帶暫存器DIMM的地址網路負載僅為1,而無緩衝器DIMM的負載是18)。

•PCB佈局中,在通過介面的返迴路徑上出現中斷和障礙物。中斷將使返回電流的路徑更長,並在系統中產生有害噪音。

作者:Olivier Despaux

產品應用工程師

Xilinx公司




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