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EDA/IP  

45nm設計需要高效率底層規劃

上網時間: 2007年11月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:EDA  45nm  IP 

隨著EDA產業向45nm製程節點的轉移,更多的晶片設計將受限於焊墊尺寸,I/O佈局和排列的效率也將直接影響裸晶尺寸。雖然這種技術危機感日益緊迫,但目前大多數45nm問題都重點集中在晶片的知識產權(IP)核心面積上,因為這是實現45nm技術的主要部份。不過,這些新核心必須適應更高電壓、更大尺寸和眾多標準介面的環境。

在向45nm核心的轉移過程中,最佳化I/O規劃和佈局將越來越重要。這些挑戰帶來的問題是:誰應負責晶片的I/O規劃,並考慮封裝和系統的其餘部份?

與IP核心的內部工作不同,出於許多原因,I/O並不會微縮到採用45nm技術。雖然新的45nm核心尺寸較小,可工作在較低的電壓,但I/O必須連接系統中並非45nm設計,但仍須處理較高電壓的其他元件。例如,若其他晶片工作在1.8V,則新型45nm設計中的I/O也必須工作在1.8V,即使核心可能工作在1.0V或1.2V。

I/O必須足夠強韌,以便在較高的開關電壓下也不會犧牲性能。目前使用的多數I/O均由第三方供應商開發,不一定是由設計45nm核心的公司開發。而這些IP供應商通常都不擅長採用最先進的製程節點,因此新IP庫的推出時程非常落後。

另外,I/O的設計和特徵化需要花費大量時間和精力。而雪上加霜的是,許多公司不希望是第一家使用下一代I/O的公司,因為這些單元還沒有經過完全成熟的測試。

最後是串列/解串器(serdes)收發器。它在晶片中主要用於完成資料轉換,是一種內含類比電路的獨立巨集單元。與其他I/O相較,serdes的尺寸相當巨大,它們的尺寸對I/O規劃和佈局有很大的影響。其他電路和I/O必須有效地佈局在serdes模組周圍。

高速serdes網路要求特殊佈局才能使元件更好地適配進系統的其餘部份,因此在佈局serdes模組時,也必須考慮系統要求。這種以系統或PCB為主導的流程是成功實現高速網路的關鍵要素。

為了應對這些挑戰,業界已大量採用針對差分訊號電路,並具有特殊特性的差分線對。為了確保封裝和電路板上的佈線正確,差分電路需要特殊的I/O佈局和規劃。因此,結論非常明確,即支援系統級I/O規劃的技術,是實現45nm設計所必須的。

向45nm轉移

目前共有三種設計正在向45nm設計轉移,它們分別是為了降低成本的設計、全新的設計,以及為了滿足設計師的特殊挑戰而進行下一代設計。

縮小核心和晶片尺寸有助於降低成本,但焊墊將受到限制。I/O也會對可能減小晶片面積的效果產生限制。因此,為了充分利用新技術的優勢,I/O規劃必須重新設計以提高其效率。

在針對降低成本所進行的大多數技術轉移中,封裝或電路板都是不變的。這意味著新的I/O規格必須重複利用現有的封裝輸出球閘(ball-out),且必須滿足現有的核心要求。成功地再使用現有封裝或電路板的唯一方法,是同時滿足雙方的約束要求。一項成功的設計,是能高效地利用晶片面積,同時滿足再使用要求。

在目標不是節省成本而是增加功能的新設計中,原始核心尺寸會被縮小,電路會增加,而更多的電路將帶來更多的I/O。另外,在封裝或電路板側也許仍有再使用單元。設計師面對的挑戰是既要實現新的電路,還要滿足任何再使用約束。這些約束可能是預先定義的serdes佈局、差分對的輸出球閘或現有的類比電路。因此,新技術必須在現有電路和約束條件下建構新的I/O規劃。

下一代45nm的設計問題非常重要。在較低的電壓條件下,電源/地I/O規劃又比以往任何時候都更重要。電路更容易受交叉耦合的影響。如果晶片和封裝並未被規劃在一起而成為單一電路,那麼封裝帶來的交叉耦合將嚴重影響晶片性能。當封裝上的佈線通過晶片底部時,就會發生這種現象。但完全禁止在覆晶晶片晶片下佈線是不切實際的,這樣做反而會增加封裝成本。因此,須再次重申的是,這些因素必須從設計一開始就加以考慮,從根本上避免問題的發生。更高密度的晶片意味著更多的I/O,也就意味著更多的封裝球閘和更高密度的PCB佈線。因此必須堅持以電路板為主導的I/O規劃方針,以控制成本並最佳化性能。

圖1:系統級規劃提供查看互連的能力。早期的I/O和封裝規劃有助於分析從晶片I/O緩衝區到PCB的連接。
圖1:系統級規劃提供查看互連的能力。早期的I/O和封裝規劃有助於分析從晶片I/O緩衝區到PCB的連接。

設計實例

在向45nm轉移的過程中,設計師不必是封裝專家,但他們需要能提供封裝指導的設計工具。能夠被人接受的一種情況,是實現‘具有封裝意識的晶片設計’這種新興晶片設計方法。如同底層規劃是系統級晶片設計的重要組成部份,將具有封裝意識的I/O規劃作為整個系統設計流程的一部份,有助於滿足成本/性能和上市時間壓力。I/O規劃透過最佳化I/O和凸塊佈局來使晶片尺寸最小化。早期的I/O和封裝規劃可協助晶片設計師分析從晶片I/O緩衝區到PCB的互連。

採用這種新技術後,I/O規劃就可以在設計流程的早期階段完成,即在原型階段和底層規劃之前,此時的修改也更容易實現。調整可在不影響晶片性能、同時能建構可佈線I/O規劃以滿足成本目標的條件下進行。

透過在設計週期的早期導入自動I/O規劃,訊號完整性、電源完整性、實體實現和低成本等方面的I/O性能可獲得顯著提升。設計師可最佳化I/O佈局以縮小晶片尺寸,或完整地利用晶片面積。他們能利用較低廉的封裝技術確保滿足性能目標,同時精確估計負載狀態以確定驅動器能力要求。然而,最有用的也許是設計師能在設計環境中直接管理晶片和封裝連接,無需透過試算表。

對封裝工程師來說,他們能夠使用這些資訊建構初始封裝佈局。而作為該技術一部份的I/O封裝則將晶片和封裝的典型順序式設計轉變為並行式設計,實現了可以避免多次反覆的‘一次通過’設計流程。

該技術的基礎是單一的統一資料模型,可在單一用戶介面中作為主動元件以支援晶片和封裝。該模型可儲存‘黃金’晶片和封裝的互連矩陣資料,而晶片與封裝的連接均可在此管理。其功能包括晶片和封裝設計折衷的研究,並提供具有詳細電氣和實體約束的反饋評估資訊。該資料模型利用業界標準的OpenAccess資料庫將所有設計單元導入合成流程,以推動最佳化過程。

圖2:統一的資料模型可協助最佳化處理程序。設計單元是通過OpenAccess資料庫合成的一部份。
圖2:統一的資料模型可協助最佳化處理程序。設計單元是通過OpenAccess資料庫合成的一部份。

具有封裝意識的晶片設計方法包含I/O合成、佈局和佈線等功能。I/O合成可建構具有高性價比封裝選項的最佳I/O規劃,並能滿足實體和電氣約束。還可以建構隨設計校正的I/O環,以滿足包含訊號/電源/地(SPG)要求、封裝設計規則、核心底層規劃和板級I/O在內的整套約束要求。

I/O合成會根據驅動器模型計算特殊電壓平面的電流要求,並計算出所需的球閘數量。它必須適應具有多個電壓域之設計中的每個電源域。合成還必須能夠最佳化I/O環的規劃,以儘量減少晶片尺寸和I/O行面積。如果晶片尺寸是固定的,那麼在特定晶片尺寸下,只有切實可行的I/O環規劃才能取得成功。

I/O、凸塊或接合焊墊及接腳是在合成之前由佈局引擎佈放在晶片週邊的。該引擎會考慮預佈局的實例(I/O和/或IP核心)、I/O單元組(如匯流排I/O)和電氣約束。一旦I/O環完全合成,它就會產生合法的I/O佈局。

當然,在實現之前要考慮的問題還包括這類方法如何在現有設計流程中發揮作用。答案是必須在晶片設計時就支援業界標準格式,如庫交換格式/設計交換格式(LEF/DEF),而在封裝時則支援自動資料處理(ADP)。用於實現該方法的軟體必須能在所有資料可能不存在,以及設計可能不完善的規劃環境中作業。因此,擷取、分析和驗證工具必須足夠靈活和智慧,才能克服這種限制,也才能提供足夠精確的有用結果。

另外,封裝級佈線和電壓域平面切割需要通過設計規則檢查(DRC),且必須遵守封裝規則,這是建構有效的晶片到封裝網路分配,以及正確電源平面凸塊/球閘分配的重要考慮因素。

作者:Joel McGrath

技術行銷經理

Rio Design Automation





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