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軟體--實現ASIC與SoC原型設計的驅動力

上網時間: 2007年11月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:ASIC  SoC  軟體 

ASICSoC元件的成本不斷攀升,促使半導體供應商透過讓每種元件進軍更寬廣的應用市場,來尋求令人滿意的投資報酬率。此趨勢增加了軟體的利用,而這樣的策略也深具效益,因為增加軟體內容如同為單一元件延伸出更多功能,而各式各樣的軟體能針對不同應用市場的產品帶來差異化之優勢。目前,一顆內含上百萬行軟體程式碼的ASIC或SoC堪稱平常;此外,在元件應用軟體持續成長的巨大風潮中,多核心技術也不遑多讓。因此,複雜度被提高了,而究竟此軟體增加的趨勢對整體設計流程來說有何意味?

隨著軟體複雜度不斷提高,使得一家要趕上產品上市時程的公司,得在設計期間開始開發軟體。因為針對新應用的軟體複雜度特別高,甚至可能得花費18個月以上的時間來開發;所以設計公司需要在晶片推出之前,就必須將軟體開發完成,要是等到硬體開發結束後,再開發軟體就為時已晚了。

FPGA原型是一個理想的軟體開發平台,因為FPGA能以比硬體模擬或軟體模擬等驗證方法快上10倍的速度執行軟體。雖然每種驗證方法在驗證流程中各司其職,但只有FPGA原型執行速度夠快,並能計算高度複雜的軟體應用程式與作業系統。最佳化的系統整合與軟體測試需要10~50MHz、甚至100MHz以上的速度,而FPGA原型則是唯一能達到上述速度的解決方案,這也是其應用日益成長的原因。

低成本也是以FPGA為基礎的原型驗證成長的另一個關鍵因素。近來,在一顆複雜的SoC設計上動用100至200位軟體設計師的情況已不常見,因為FPGA原型能供分散在各地不同的軟體開發團隊使用。換言之,無論在任何地點的大多數軟體開發團隊成員都能參與,而且執行速度能比其他方法快上幾個月。

將硬體與軟體整合是個艱鉅的過程。設計團隊必須確保所有的規格都按照計劃執行;通常這是在硬體設計已經被徹底測試過、而且被視為完全無錯誤之後進行。但不可避免的,儘管經過大規模的驗證,一些難以察覺的錯誤還是會在軟體與硬體的整合初期才會被發現。由於軟硬體之間存在複雜且難以預料的交互作用,在複雜SoC內部的錯誤可能被埋藏在系統的深處,而且不合常理的出現。僅是簡單的偵錯,利用速度較慢的驗證方法,都將成為冗長、費時且不實際的一連串測試。而且一旦一個問題被發現,整個計劃的實際除錯將花費大量的時間與心力。新一代原型除錯解決方案,如Synplicity的TotalRecall全能見度(full visibility)技術,因為能擷取難以察覺之錯誤的測試向量,並且重現在模擬器上,大幅簡化了工作。

FPGA的原型還有一個無關設計驗證、有趣且強大的應用──它們能在設計的最開端用來進行架構探勘。例如,設計者可能需要探勘DSP或是繪圖演算法,以觀察不同演算法或實作下的性能變化;在這個案例之下,為了要評估一個視訊繪圖演算法的結構變動所產生的影響,硬體效能是必須的。藉由FPGA為基礎的原型,設計者能在設計週期的早期階段完成這樣的探勘,確定他在看到實際的SoC效能之前做了具備效益的選擇。

透過與客戶的互動、市場調查以及與供應商之間的互動,Synplicity估計今日有超過90%的SoC與ASIC是以FPGA做為原型。ASIC與SoC原型需求正以兩位數的速率成長;而根據市場研究公司Gary Smith EDA針對業界開始採用多核心技術的預測,表示上述趨勢將會持續。

儘管具備上述優勢,採用FPGA做為原型並不會取代其他的驗證方法;而且對這些驗證方法來說,FPGA原型提供了重要的附加價值。事實上,採用全副武裝的驗證方法來進行更好的整合,將是未來發展主流;Synplicity也已經透過使用TotalRecall技術整合原型除錯與模擬,朝這個方向跨出了第一步,不過還有許多努力空間;此外,為了讓原型建立更快速且更容易修改,尚有許多可做的事情,終極目標是建立一個能讓設計者快速工作、除錯並能立即改變的開發環境。在這個新時代,以FPGA為基礎的原型將與其他的驗證方法一起扮演關鍵角色。執行「實際速度(at-speed)」的能力──也就是以硬體運作相同的速度來執行測試──將是SoC驗證中不可缺少的一部分。也只有到了那個時候,設計者才有辦法應付因元件與軟體複雜度增加而產生的種種挑戰。

作者:Andrew Haines

資深行銷副總裁

Synplicity公司




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