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Aldec新版Riviera-PRO將提供ASIC/FPGA驗證

上網時間: 2007年11月22日     打印版  Bookmark and Share  字型大小:  

關鍵字:Riviera-PRO  SystemVerilog  ASIC  FPGA 

提供ASICFPGA設計工具以及混合語言模擬廠商Aldec,日前宣佈新版的Riviera-PRO可支援SystemVerilog語言的驗證工作,並改善VHDL、Verilog和混合RTL的模擬速度。Riviera-PRO所提供的混合語言模擬環境可支援VHDL、Verilog、SystemVerilog及SystemC的設計。Aldec在台總代理鈦思科技(TeraSoft)表示,Riviera-PRO的模擬技術可支援多個百萬閘(multi-million gate)的硬體語言設計。

新版Riviera-PRO可支援SystemVerilog級數(classes)和字串(strings)架構。這些架構原本用於驗證功能,如Accellera SystemVerilog 3.1a/IEEE Std 1800-2005等特定標準。此外,VHDL RTL的模擬效能提升了30%,而Verilog RTL相較於以往的版本,整體模擬效能在大型設計上則提升了60%。Riviera-PRO可支援3種新的網路版配置,如LV、LVT和LVT-SV;且可在UNIX、Windows以及Linux 32/64位元等作業平台下運作。




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