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實現FPGA到DDR3 SDRAM記憶體的連接

上網時間: 2008年02月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:均衡  延遲  FPGA 

採用90nm製程製造的DDR3 SDRAM記憶體架構支援匯流排速率為600Mbps~1.6Gbps(300~800MHz)的高頻寬,工作電壓低至1.5V,因此功耗小,儲存密度更可高達2Gb/s。該架構速度更快、容量更大、單位位元功耗更低,但問題是如何實現DDR3 SDRAM DIMM與FPGA的連接呢?

如果沒有將均衡功能直接設計到FPGA I/O架構中,那麼任何設備連接到DDR3 SDRAM DIMM都相當複雜,且成本更高,需要大量的外部零組件,包括延遲線和相關的控制等。

均衡功能

為了在支援更高頻率時提高訊號完整性,JEDEC委員會定義了一個fly-by(飛越式)端接方案,該方案採用了時脈和命令/地址匯流排訊號來改善訊號完整性以支援更高的性能。當時脈和地址/命令通過DIMM時,fly-by拓樸結構透過故意引起每個DRAM上之時脈和數據/選通(strob)之間的飛行時間偏移(flight-time skew)來減少同步開關噪音(SNN),如圖1所示。

飛行時間偏移可能高達0.8tCK,當該偏移被擴展得足夠寬時,將不知道數據在兩個時脈週期中的哪個內返回。因此,均衡功能可以使控制器透過調節每個位元組通道內的時序來補償這一偏移。最新的FPGA能夠為各種應用提供與雙倍數據率SDRAM記憶體介面的許多功能。但是,要與最新的DDR3 SDRAM一道使用,還需要更強韌的均衡方案。

圖1:DDR3 SDRAM DIMM:飛行時間偏移降低了SSN,數據必須被控制器調高到兩個時脈週期。
圖1:DDR3 SDRAM DIMM:飛行時間偏移降低了SSN,數據必須被控制器調高到兩個時脈週期。

FPGA I/O結構

像Altera Stratix III系列高性能FPGA提供的I/O速度高達400MHz(800Mbps),還具有很高的靈活性,能夠支援現有和新興的外部記憶體標準,如DDR3。

讀取均衡

在讀取作業中,記憶體控制器必須補償由飛越記憶體拓樸引起的、影響讀取週期的延遲。均衡可以被視作為出現在數據通道上、比I/O本身延遲還要大的延遲。每個DQS都要求一個同步時脈位置的獨立相移(經過了製程、電壓和溫度(PVT)補償)。圖2顯示出同一讀取命令下從DIMM返回的兩個DQS組。

圖2:I/O單元中的1T、下降沿和均衡暫存器。
圖2:I/O單元中的1T、下降沿和均衡暫存器。

一開始,每個分開的DQS被移相90度,因而擷取與該組相關的DQ數據。然後用一個自由執行的再同步時脈(頻率和相位與DQS相同)將數據從擷取域轉移到圖2所示用粉紅色和橙色連線表示的均衡電路中。在這個階段,每個DQS組都有一個獨立的再同步時脈。

接著DQ數據被送到1T暫存器。圖2展示了一個1T暫存器實例,在上層通道中需要用這個1T暫存器對特定DQS組中的DQ數據位元進行延遲。注意在該例中,下層通道不需要1T暫存器。透過該過程開始對齊上層和下層通道。任何一個指定的通道是否需要1T暫存器是自動確定的,這是免費實體層IP核心中校準方案的一部份功能。

隨後兩個DQS組被傳送到下降沿暫存器。如果需要的話,還可以在啟動時透過自動校準過程把可選暫存器切換進來或切換出去。最後是將上層和下層通道對齊到同一再同步時脈上,這樣就形成了一個將完全對齊的或經過均衡的單倍數據率(SDR)數據傳遞到FPGA結構的源同步介面。

寫入均衡

與讀取均衡類似,不過方向相反,DQS組在不同的時刻發出訊號,以便與到達DIMM上元件的時脈一致,且必須滿足tDQSS參數要求的+/-0.25tCK。控制器必須透過製作反饋迴路來調整DQS與CK的關係,在此過程中,控制器會將數據寫入DRAM,再透過順序相位進行掃描讀回,直到發現寫入窗的終點。為了更好的設立和保持餘量,數據應該在好窗口的中間點發出。

其他的FPGA I/O功能創新

高性能的Stratix III FPGA還具有許多創新性的其他I/O功能,可以實現到各種記憶體介面的簡單且強韌性連接,這種功能包括了動態晶片上端接(OCT)、可變的I/O延遲以及半數據率(HDR)等。

動態OCT

平行和串列OCT為讀寫匯流排提供合適的線路端接和阻抗匹配,因此FPGA週邊不需要外接電阻,減少外接元件成本並節省了電路板面積,且降低佈線複雜度。另外,它還大幅降低了功耗,因為並聯端接在寫入作業時可有效地被旁路掉。

用於DQ去偏移的可變延遲

採用可變的輸入和輸出延遲來追蹤長度失配和電氣去偏移。精細的輸入和輸出延遲解析度(即50皮秒步進)被用於更精細的DQS間去偏移(獨立於均衡功能),這種偏移是由電路板長度失配或FPGA和記憶體上I/O緩衝記憶體的變化所引起的,如表1所示。最終,這增加了每個DQS組的擷取餘量。

表1:解析度和絕對值待定特性。
表1:解析度和絕對值待定特性。

為了將DDR3自動去偏移演算法成為啟動校準過程的一部份,需要從執行時的FPGA結構實現延遲單元。也可以利用輸出延遲在輸出通道中插入少量偏移來有意地減少同時開關的I/O數量。

可靠的擷取

DQS訊號作為輸入選通訊號,它必須移位到一個最佳位置才能擷取讀取事務。移相電路可以將輸入的DQS訊號移相0°、22.5°、30°、36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°或180°,具體取決於DLL的頻率模式。移相後的DQS訊號隨後被作為I/O單元各個輸入暫存器的時脈。

延遲鎖定迴路(DLL)在整個PVT範圍內將相位保持在一個固定位置。DLL模組的相位比較器用於將兩個輸入之間的相位差保持在零。實現的方法是均勻地修正DLL模組中的特定延遲(10-16)。用於更新DLL中某個延遲模組的控制訊號還被發送到DQS輸入路徑中的延遲模組。例如,可以利用DLL中的全部16個延遲單元和DQS相移輸入路徑中的第4個延遲抽頭來實現90°的相移:

或選擇DLL中的10個延遲單元和DQS相移輸入路徑中的抽頭4來實現36°的相移:

或120°:

該DLL採用頻率基準為每個DQS接腳中的延遲鏈動態產生控制訊號,並允許它補償PVT的變化。在Stratix III FPGA中有4個DLL,它們都位於元件的邊角,目的是使每個DLL能夠覆蓋元件的兩側,可在元件的各個邊上支援多種DDR3 SDRAM記憶體介面。

跨越高速數據率域

DDR擷取暫存器和HDR暫存器支援數據從雙倍數據率域(數據在時脈的兩個邊沿)安全傳送到SDR域(數據位於頻率相同的時脈的上升沿,但數據寬度加倍),再到HDR域(數據位於時脈的上升沿,數據寬度仍是加倍,但時脈頻率僅是SDR域的一半),這樣使得內部設計時序更容易實現。

改善訊號完整性

FPGA晶片和封裝的設計必須為高性能的記憶體介面提供更好的訊號完整性(即用戶I/O與地和電源的比例為8:1:1,並具有最佳的訊號返迴路徑,如圖3所示)。此外,FPGA應該提供動態OCT和可變的偏移率,以便能夠控制訊號的上升和下降時間以及可編程驅動能力,以滿足所用標準(即SSTL 1.5 Class II)的要求。

圖3:連接到每個電源和地的8個用戶I/O。
圖3:連接到每個電源和地的8個用戶I/O。

本文小結

Stratix III FPGA可以透過提供高記憶體頻寬、改進的時序餘量以及系統設計中的靈活性來彌補高性能DDR3 SDRAM DIMM的不足。由於DDR3在實際使用中將很快超過DDR2,故具備低成本、高性能、高密度和優異訊號完整性的高階FPGA必須提供與JEDEC相容的讀寫均衡功能,以便與高性能的DDR3 SDRAM DIMM銜接。FPGA與DDR3 SDRAM的有機整合將能夠滿足目前和下一代通訊、網路以及數位訊號處理系統的要求。

作者:Paul Evans

產品行銷經理

Altera公司





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